基于刻蚀工艺的IC关键面积计算模型与实现方法

在IC的制造过程中,由于工艺的随机扰动,过刻蚀和欠刻蚀造成了导线条的宽度和线间距的变化.论文在分析过刻蚀和欠刻蚀对IC版图影响的基础上,提出了基于工艺偏差影响的IC关键面积计算新模型和实现方法.模拟实验表明模拟结果与理论分析是一致的.     

基于刻蚀工艺的IC关键面积计算模型与实现方法

在IC的制造过程中,由于工艺的随机扰动,过刻蚀和欠刻蚀造成了导线条的宽度和线间距的变化.论文在分析过刻蚀和欠刻蚀对IC版图影响的基础上,提出了基于工艺偏差影响的IC关键面积计算新模型和实现方法.模拟实验表明模拟结果与理论分析是一致的.     

大面阵内线转移CCD二次金属铝刻蚀残留研究

分析了引起大面阵内线转移CCD直流短路的原因,确认了二次金属铝刻蚀残留是引起器件失效的主要原因.利用扫描电子显微镜技术,研究了刻蚀工艺参数对内线转移CCD二次金属铝刻蚀残留的影响.优化了预刻蚀、主刻蚀和过刻蚀三个阶段的工艺条件,消除了金属铝刻蚀残留.采用优化的工艺参数进行二次金属铝刻蚀,器件直流成品率提高了30％.     

CCD多晶硅刻蚀技术研究

CCD晶硅刻蚀相比于传统CMOS工艺的多晶硅刻蚀需要多晶硅对氮化硅更高的刻蚀选择比,更长的过刻蚀时间.采用Cl2+He,Cl2+He+O2,Cl2+He+O2+HBr三种工艺气体组分在Lam4420机台进行了多晶硅刻蚀实验,研究了不同气体配比、不同射频功率对刻蚀速率、选择比、条宽、侧壁形貌等参数的影响.通过优化工艺参数,比较刻蚀结果,最终获得了适合于CCD多层多晶硅刻蚀的工艺条件.     

Si材刻蚀速率的工艺研究

在采用混合集成方法制造红外热成像阵列器件中,Si的快速刻蚀去除是一个至关重要的问题,它的刻蚀去除质量直接影响红外热成像器件的性能.介绍了等离子体刻蚀的原理、实验过程和实验方法,通过大量工艺实验和测试详细研究和分析了不同刻蚀气体、射频功率和气体流量等工艺参数对Si刻蚀结果的影响,包括刻蚀速率、刻蚀轮廓垂直度和刻蚀表面粗糙度等.通过研究,获得了Si材刻蚀效果与各种工艺参数之间的变化关系,得到了快速刻蚀Si材的较好的工艺参数.     

ICP技术在化合物半导体器件制备中的应用

介绍了ICP刻蚀工艺技术原理和在化合物半导体器件制备中的应用,包括ICP刻蚀技术中的低温等离子体的形成机理、等离子体与固体表面的相互作用等,并对影响ICP刻蚀结果的因素进行了分析.研究了不同的工艺气体配比、腔体工作压力、ICP源功率和射频源功率对刻蚀的影响,并初步得到了一种稳定、刻蚀表面清洁光滑、图形轮廓良好、均匀性较好和刻蚀速率较高的干法刻蚀工艺.     

基于光刻版的无留膜紫外纳米压印技术研究

针对纳米压印光刻技术中压印脱模后的留膜去除问题,提出了一种基于光刻版的无留膜紫外纳米压印技术.采用传统的光刻版作为紫外压印模版,由于模版上铬层的遮蔽作用.使得铬层下面的光刻胶不被曝光,从而可以轻易地被去除.实验结果表明,该技术综合了压印与光刻各自的优点,可以获得无留膜厚度的压印图形,省去了压印后的留膜刻蚀工艺.从而避免了由于留膜厚度不均匀所带来的过刻蚀或欠刻蚀的问题.     

RIE工艺参数对4H-SiC刻蚀速率和表面粗糙度的影响

基于4H-SiC材料的微机电系统(MEMS)器件(如压力传感器、微波功率半导体器件等)在制造过程中,需要利用干法刻蚀技术对4H-SiC材料进行微加工.增加刻蚀速率可以提高加工效率,但是调节刻蚀工艺参数在改变4H-SiC材料刻蚀速率的同时,也会对刻蚀表面粗糙度产生影响,进而影响器件的性能.为了提高SiC材料的刻蚀速率并降低刻蚀表面粗糙度,满足4H-SiC MEMS器件研制的需求,本文通过优化光刻工艺参数(曝光模式、曝光时间、显影时间)获得了良好的光刻图形形貌,改善了刻蚀掩模的剥离效果.实验中采用SF6和O2作为刻蚀气体,镍作为刻蚀掩模,分析了4H-SiC反应离子刻蚀工艺参数(刻蚀气体含量、腔体压强、射频功率)对4H-SiC刻蚀速率和表面粗糙度的影响.实验结果表明,通过优化干法刻蚀工艺参数可以获得原子级平整的刻蚀表面.当SF6的流量为330 mL/min,O2流量为30 mL/min,腔体压强为4 Pa,射频功率为300 W时,4H-SiC材料的刻蚀速率可达到292.3 nm/min,表面均方根粗糙度为0.56 nm.采用优化的刻蚀工艺参数可以实现4H-SiC材料的高速率、高表面质量加工.     

多台阶衍射光学元件的工艺优化

通过对多台阶衍射光学元件(MDOE)刻蚀工艺中的误差分析,提出了一个反映整体刻蚀误差的参数--误差偏度.重点研究了误差偏度的变化对多台阶衍射光学元件光束整形效果的影响,发现在误差偏度曲线中存在一个能使刻蚀误差影响减弱的平坦区间.提出了在刻蚀工艺上以控制刻蚀深度来改善多台阶衍射光学元件器件实际照明效果的一种方法.实验结果表明,经过工艺优化后的MDOE的光场参数峰值(PV)下降了近30%.     

一种控制硅深刻蚀损伤方法的研究

提出了提高硅深反应离子刻蚀的新方法.该方法在硅的侧壁PECVD淀积SiO2,硅的底部采用热氧化的方法形成SiO2.由于在刻蚀中硅与SiO2的刻蚀选择比为120:1～125:1,因此SiO2层可以抑制在硅-玻璃结构的刻蚀中出现的lag和footing效应,扫描电镜结果也证明,采用改进工艺后的硅结构在经过长时间的过刻蚀后仍然保持了完整性.硅陀螺测试结果也证明了改进工艺的正确性.     

基于电感耦合等离子体刻蚀的LNOI脊形微结构制备

铌酸锂(LiNbO₃,LN)是一种广泛使用的介电材料,由于其电光系数大,透明范围大,本征带宽宽,因而在集成和非线性光学器件中极为重要。但绝缘体上铌酸锂薄膜(LNOI)的化学稳定性好,刻蚀速率慢,其微结构参数难以控制。针对以上问题,该文开展了基于电感耦合等离子体刻蚀(ICP-RIE)的LNOI脊形微结构的制备工艺研究,分析了腔室压强、气体总流量及刻蚀功率等参数对刻蚀速率、刻蚀倾角和表面粗糙度(RMS)的影响。研究表明,在优化的工艺条件下,LNOI薄膜的刻蚀速率达到24.9 nm/min,制备出刻蚀深度249 nm、刻蚀倾角76°、表面粗糙度(RMS)0.716 nm的LNOI脊形微结构。该文通过对刻蚀工艺与微观结构参数的研究,建立了基于ICP的LNOI微结构刻蚀方法,为控制LNOI脊形光波导和提升性能提供了工艺支撑。     

半导体微细加工中的刻蚀设备及工艺

与传统湿法腐蚀比较,干法刻蚀具有各向异性、对不同材料选择比差别较大、均匀性与重复性好、易于实现自动连续生产等优点。目前,刻蚀技术已经成为集成电路生产中的标准技术,干法刻蚀设备亦成为关键设备。本文对半导体生产中刻蚀的原理、分类,结合生产实际对刻蚀工艺进行了较系统的论述,并介绍了随着硅片尺寸的增大,工艺线条进入亚微米级时代,相应刻蚀设备的发展趋势。     

集成电路和微电子机械系统加工过程中的光刻工艺模拟

基于3D元胞自动机方法实现了影像成形、曝光、后烘和光刻胶刻蚀过程等集成电路和微电子机械系统加工过程中的光刻过程模拟模块的集成.模拟结果与已有实验结果一致,表明基于3D元胞自动机方法的后烘和光刻胶刻蚀模拟模块的有效性,这对于实现集成电路和微电子机械系统的器件级的工艺模拟具有一定的实用性.     

Photolithography Process Simulation for Integrated Circuitsand Microelectromechanical System Fabrication

基于3D元胞自动机方法实现了影像成形、曝光、后烘和光刻胶刻蚀过程等集成电路和微电子机械系统加工过程中的光刻过程模拟模块的集成. 模拟结果与已有实验结果一致，表明基于3D元胞自动机方法的后烘和光刻胶刻蚀模拟模块的有效性，这对于实现集成电路和微电子机械系统的器件级的工艺模拟具有一定的实用性.     

Pattern Based Prediction for Plasma Etch

Plasma etching is a key process for pattern formation in integrated circuit (IC) manufacturing. Unfortunately, pattern-dependent nonuniformities arise in plasma etching processes due to localized microloading and feature size or aspect ratio-dependent reactive ion etch lag. We propose a semi-empirical methodology for characterization and chip-scale modeling of pattern-dependent effects in plasma etching of ICs. We apply this methodology to the study of interconnect trench etching and show that an integrated model is able to predict both pattern density and feature size dependent nonuniformities in trench depth     

一种多晶硅掩膜层湿法去除的改进研究

在集成电路制造工艺中,附着在Si片表面的杂质颗粒一直是影响晶圆良率的重大因素,其中在栅极多晶硅刻蚀后的氮氧化硅(SiON)掩膜层湿法去除工艺中,所使用的热磷酸(H3PO4)湿法刻蚀尤其容易产生杂质颗粒.详细分析了热H3PO4湿法刻蚀中杂质颗粒的形成机理,并且提出三种不同的解决途径,然后通过具体实验数据比较得出解决热H3PO4湿法刻蚀后杂质颗粒问题的最佳方案,为集成电路制造企业提供了理论基础和实践依据.     

Particle-beam fabrication and in situ processing of integrated circuits

Particle beams, in their broadest context, have become the most common tools in the kit of the IC process engineer, In this paper the general characteristics of particle-beam technologies are systematically classified and critical applications issues are outlined. The uses of ion, electron, and photon beams for various processes (e.g., thin-film deposition, lithography, etching, doping) are reviewed and critical issues are highlighted. The feasibility of integrating several advanced beam processes to achieve a totally in situ process is discussed. Particulate contamination in "clean"- room environment and under vacuum conditions is addressed and related to chip defects and yield. The relative advantages, in terms of facility and operating cost, flexibility, device performance, of an in situ process are considered.     

无中间层双大马士革中FSG刻蚀技术研究

随着超大规模集成技术的发展,芯片尺寸的日益缩小,铜作为连接材料的优越性日益显现。由于铜的反应生成物不具有挥发性,刻蚀很难实现。只有先在硅片上作好双大马士革结构,然后填入铜来实现铜互连。文章研究无中间层双大马士革中FSG刻蚀技术,将刻蚀过程细分为四步实施:VIA通孔刻蚀、BARC刻蚀、Trench沟槽刻蚀和阻挡层刻蚀(Nitride Remove),解决刻蚀过程中出现的主要问题。     

IC process modeling and topography design

The device features in the third dimension in VLSI affect packing density and circuit performance. Establishing techniques to characterize and design these nonplanar device features is a major goal of the research on IC process modeling and simulation. Simulation is well accepted as a means of optimizing individual lithography, etching, and deposition processes. It is also well suited for studying the complex tradeoffs between conflicting physical mechanisms in the context of complete multistep process sequences. The success of modeling and simulation has created a demand for more extensive models and new applications. IC process modeling and simulation will not only contribute heavily to technology design but also offers a potential window through the layout role bottleneck for more complete design insight and optimization.     

RTR（Roll to Roll）方式制作25μm／25μmCOF精细线路的参数优化

随着电子产品小型化和液晶显示器IC封装技术的快速发展,COF（Chipon Film）技术的应用市场得到了迅速扩大。按照片式减成方法制作的线宽／线距在50μm／50μm以下的精细线路,常常会出现导线过细或断线等缺陷。论文采用目前先进的RTR（Roll to Roll）生产工艺,选用12μm钢箔、15μm干膜,使用玻璃菲林进行图形转移,并运用正交设计法对影响精细线路品质的曝光能量、显影速度、蚀刻速度、蚀刻压力等因素进行优化试验。以精细线路的线宽和蚀刻系数作为评价标准,找出最佳参数,并分析了蚀刻压力对精细线路的影响机理。将最优化参数应用到生产中,使25μm／25μm的COF精细线路的成品率提高20％。最终实现25μm／25μm的COF精细线路的小批量生产。