低功耗方法在SoC芯片设计中的应用

SOC芯片设计在集成电路设计中占据重要位置,低功耗设计是SoC设计过程中的重要环节。本文首先全面分析了CMOS电路的功耗组成和功耗估计的相关理论,随后从各个设计层次详细分析了SOC芯片低功耗设计的理论及其实现方法。     

集成电路低功耗设计

集成电路的低功耗和散热设计是ASIC(专用集成电路)芯片发展中比较突出的问题。文中从理论上对由于寄生负载电容进行充放电、漏电流和亚阈电流造成的集成电路功耗进行了探讨,从而找出降低集成电路功耗的多种方法。     

一种改进的高层功耗估计方法

本文讨论了集成电路高层功耗估计方法,并针对线性位相关系数模型提出了一种更为精确的功耗估计方法,它可用于功耗驱动的VLSI高层综合。实验结果表明当信号为有限参数的平稳时间序称时,这种估计方法比原有用信号的相关系数来代替强相关位相关系数的方法具有较高的精度,从而提高了在VLSI高层设计时对模块功耗估计的精度。     

冒险共振现象及其在CMOS电路最大功耗估计中的应用

随着集成电路工艺的不断提高，CMOS电路规模不断增大，功耗成为集成电路设计主要指标之一。文章首先以多位比较器为例，阐述了存在于部分多位电路功能块中的冒险共振现象；然后给出其在VLSI电路最大功耗估计中的应用。ISCAS85电路集实验结果证实了文章思路的有效性。     

逻辑级功耗估计方法的研究

随着芯片规模的增大和速度的不断提高,功耗已经成为深亚微米设计中需要考虑的一个主要因素.在设计中,为了满足功耗需求而又避免进行昂贵地重新设计过程,就需要在设计的不同阶段进行精确而高效的功耗估计.同时,功耗估计对于设计过程中的优化及可靠性设计也是十分重要的.因此,在设计的各个抽象层次出现了很多功耗估计的方法.文章研究了逻辑级功耗估计的方法,重点是近年来提出的几种逻辑级功耗估计的方法,阐述了这些方法的基本原理并比较它们各自的优缺点.     

CMOS时序逻辑电路功耗估计的一种新方法

MOS时序逻辑电路由于存在时序反馈环，使功耗分析变得相当复杂。文章提出了一种采用电路化简加速功耗估计的方法。对ISCAS’89和ISCAS’93基本测试电路的实验结果表明，此方法具有较好的计算精度和较短的计算时间。     

深亚微米下芯片电源网络的设计和验证

随着芯片集成度的逐渐提高，芯片单位面积所消耗的功耗也越来越大，因此，可靠的电源网络设计和验证已成为芯片设计成败的关键因素之一。在以往。集成电路（IC）设计工程师往往根据经验来设计电源网络，但工艺到0．18um，这往往会引起芯片功能失效。根据这个问题。本文首先介绍电压降（IR-Drop）和电子迁移率（Electro-migration）现象和对芯片性能的影响；其次，提出一种有效的电源网络设计和验证方法，并在芯片的物理设计初期对电源网络作可靠性估计；最后，经过椭圆曲线加密芯片（ECC＆RSA）的流片，表明采用该方法设计的芯片，工作情况良好。     

基于弹性网稀疏表示的芯片参数成品率估算方法

当前集成电路芯片参数成品率估算通常预设大量扰动基函数进行芯片性能模型构建,易造成成品率估算方法复杂度过高.而若随意减少扰动基函数数量,则极易造成成品率估算精度缺失.针对此问题,本文提出一种芯片参数成品率稀疏估算方法.该方法首先根据工艺参数扰动建立具有随机不确定性的漏电功耗模型;然后按照关键度高低,利用弹性网自适应选取关键扰动基函数对漏电功耗模型进行稀疏表示建模;最后,利用贝叶斯理论及马尔科夫链方法对漏电功耗成品率进行估算.实验结果表明,该方法不仅可以使所构建的漏电功耗模型具有一般性和稀疏性优点,而且能够对漏电功耗成品率进行准确估算,与蒙特卡罗仿真结果相比估算误差不超过5%.同时,相较于蒙特卡罗采样,该方法还可以大幅减少算法仿真时间,具有更好的仿真效率.     

马氏链在VLSI电路功耗估计中的应用

本文在介绍集成电路功耗的基础上，论述了了RT-Level对电路的动态功耗进行分析的方法。这种方法应用随机过程中的马氏链对组合电路中的动态功耗进行分析，属于静态的分析方法，已知输入信号的统计特征和电路的逻辑功能就能够对组合电路的动态功耗进行分析.     

基于位线循环充电SRAM模式的自定时电路设计

随着集成电路的密度和工作频率按照摩尔定律所描述的那样持续增长,使得高性能和低功耗设计已成为芯片设计的主流。在微处理器和SoC中,存储器占据了大部分的芯片面积,而且还有持续增加的趋势。这使存储器中的字线长度和位线长度不断增加,增加了延时和功耗。因此,研究高速低功耗存储器的设计技术对集成电路的发展具有重要意义。对SRAM存储器的低功耗设计技术进行研究,在多级位线位SRAM结构及工作原理基础上,以改善SRAM速度和功耗特性为目的,设计了基于位线循环充电结构的双模式自定时SRAM,其容量为8K×32 b。     

CMOS数字电路功耗分析及其应用

讨论了有关ＣＭＯＳ数字电路的功耗分析和低功耗逻辑综合的一些方法。研究了信号的翻转概率与信号概率之间的关系，并由此得到信号翻转次数的表达式。然后讨论了使平均功耗最优的组合逻辑电路优化中的一些方法，最后，提出了两个用于低功耗逻辑综合的基本定理。     

GA—BASED MAXIMUM POWER DISSIPATION ESTIMATION OF VLSI SEQUENTIAL CIRCUITS OF ARBITRARY DELAY MODELS

In this paper,the glitching activity and process variations in the maximum power dissipation estimation of CMOS circulits are introduced.Given a circuit and the gate library,a new Genetic Algorithm (GA)-based technique is developed to determine the maximum power dissipation from a statistical point of view.The simulation on ISCAS-89 benchmarks shows that the ratio of the maximum power dissipation with glitching activity over the maximum power under zero-delay model ranges from 1.18 to 4.02.Compared with the traditional Monte Carlo-based technique,the new approach presented in this paper is more effective.     

基于GSAA算法的组合电路最大功耗估计方法

最大功耗估计问题是一个NP难题。提出的方法利用遗传模拟退火算法(GSAA)在整个解空间快速搜索问题的最优解，实现组合电路最大功耗的快速、精确估计。仿真结果表明，提出的方法比基于遗传算法(GA)的估计方法在估算精度和收敛速度上都有提高，适合于大规模组合电路最大功耗的估计。     

An efficient reliability estimation method for CNTFET-based logic circuits

Carbon nanotube field-effect transistors (CNTFETs) have been widely studied as a promising technology to be included in post-complementary metal-oxide-semiconductor integrated circuits. Despite significant advantages in terms of delay and power dissipation, the fabrication process for CNTFETs is plagued by fault occurrences. Therefore, developing a fast and accurate method for estimating the reliability of CNTFET-based digital circuits was the main goal of this study. In the proposed method, effects related to faults that occur in a gate's transistors are first represented as a probability transfer matrix. Next, the target circuit's graph is traversed in topological order and the reliabilities of the circuit's gates are computed. The accuracy of this method (less than 3% reliability estimation error) was verified through various simulations on the ISCAS 85 benchmark circuits. The proposed method outperforms previous methods in terms of both accuracy and computational complexity.     

计算串联稳压电路调整管的最大功耗的另一种方法

串联稳压电路主要工作在线性状态,因此调整管的功耗大。很多情况下调整管的损坏系因其功耗过大发热所致,所以计算调整管的最大功耗是选择调整管的关键,但一些教材中对调整管功耗的计算方法不够严密。本文利用最大功率传递定理,对调整管的最大功耗进行了分析计算。     

低功耗光纤陀螺用光源驱动电路的设计与实现

在分析光纤陀螺(FOG)对光源驱动电路基本要求的基础上，设计了高精度的光源控制与功率驱动电路，在降低功耗的同时大大减小了光源驱动电路的散热和体积，实现了光源驱动电路的高精度、低功耗和小型化，最后给出了实际测试数据。     

Power allocation in vector estimation systems with the impact of wireless channel uncertainty

Motivated by the fact that wireless channel uncertainty always exists and influences the distributed estimation system, this paper proposes power allocation schemes for linear minimum mean square error estimation. We consider training‐based vector systems and investigate how the power allocation ratio between training and transmitting is influenced by the system information, assuming that the sum of training and data transmitting power is fixed. We propose to use the average mean square error as the distortion measure so as to fulfill the statistical characteristics of channel estimation. We derive the closed‐form solutions to the optimal power allocation ratio, which is the function of system parameters, such as the vector signal's size, channel covariance, and noise covariance. Monte Carlo simulations are carried out to verify the performance of the proposed methods. Simulation results show that (i) in vector estimation system, the power allocation set to be 0.5 is usually not optimal; (ii) compared with training based, the equal power allocation system, the newly proposed methods could significantly improve the estimation performance. Copyright © 2015 John Wiley & Sons, Ltd.     

新型半静态低功耗D触发器设计

本文从简化触发器内部锁存器结构以降低功耗的要求出发，提出了一种新型的半静态D触发器设计。PSPICE模拟表明，新设计逻辑功能正确。与以往一些设计相比，新设计在功耗和速度上获得显著改进。