CAXA制造工程师在数控编程中的应用

随着工业技术的革新与机械加工工艺的演进,更多的先进软件技术被应用于机械设计、加工和制造领域,涌现出一大批可以长期使用的优质软件和技术工艺。其中,CAXA制造工程师作为一款国产的三维CAD/CAM软件,在数控加工中得到广泛的应用。本文正是以此为线索,论述了新时期CAXA制造工程师在数控编程中的应用,并提出了一些个人思考和建议。     

与5VCMOS标准工艺兼容的20VN-CDMOS器件研究

文章主要介绍了在0．5μm5VCMOS标准制造工艺的基础上,不改变其工艺制造流程及其掺杂浓度,借助Synopsys模拟软件详细分析讨论了高压N—CDMOS器件的漂移区长度、沟道长度与击穿电压之间的关系,通过对各参数的模拟和实验设计,最终获得20V高压N—CDMOS最优化的器件结构与工艺参数。其制造工艺与现有5V低压工艺完全兼容,工艺简单、集成度高,可广泛应用于功率器件的芯片上。     

基于虚拟制造技术的集成电路工艺设计优化

采用虚拟制造技术对0.8μm双阱LPLV CMOS工艺进行优化，确定了主要的工艺参数。在此基础上，对全工艺过程进行仿真，得到虚拟制造器件和软件测试数据，所得结果与实测数据吻合得很好。     

球栅阵列器件焊接合格率预测及缺陷分析

应用数理统计结合工艺设计、制造工艺控制参数等因素及Surface Evolver软件仿真技术的方法,建立球栅阵列(BGA)器件焊接合格率的预测模型,运用该模型可以找出影响焊接合格率的制约因素。结合仿真技术模拟焊点形态,可以找出造成焊点缺陷时各参数之间的关系并提出相应的解决方案,从而优化工艺设计及制造工艺控制参数。     

ADSS光缆设计与制造

详细描述了ADSS光缆的设计过程，并针对目前市场订购要求给出了相应性能指标的计算方法。在长期实践基础上，指出ADSS光缆制造过程中的关键，并对其进行了分析讨论，给出了制造工艺建议值。在设计与制造 理论基础上，开发了ADSS光缆设计制造分析软件。     

基于ZigBee的家电产品节能设计方法研究

传统家电产品的节能设计大多集中在使用阶段的常能．制造阶段的节能设计很少提及。该文提出了一种基于低功耗、低成本的双向无线通讯技术ZigBee的家电产品制造阶段节能设计方法．通过一款能耗计‘算分析软件的智能控制实现了产品制造阶段的工艺优化,最终达到节能减排的目的。     

FOG制造工艺及其关键技术

介绍了ACF技术和FOG工艺(ACF预贴、预邦定、主邦定和检测);详细阐述了FOG制造工艺的关键技术压力控制、温度控制及高温状态下压头的平行度要求;通过图表和数据分析提出了相应的解决方案,合理的气路设计提高邦定压力的精度和脉冲控温技术,利用有限元设计软件进行压头结构设计.FOG制造工艺及其关键技术的研究对我们研发相关设备具有重要的指导意义.     

超大规模集成电路的可制造性设计

以Synopsys推出的TCAD软件TSUPREM-Ⅳ和Medici为蓝本,结合100nm栅长PMOSFET的可制造性联机仿真与优化实例,阐述了超大规模集成电路DFM阶段所进行的工艺级、器件物理特性级优化及工艺参数的提取。     

惠普业绩微幅增长计期1亿美元精筒员工

三星电子公司近日开发出面向纳米级制造工艺的芯片产品的设计诊断软件，这款软件可发现纳米级电路设计开发初期可能出现的半导体电路设计错误。     

数字化三维工艺设计

随着现代化设计与先进制造技术的发展,数字化设计、制造、装配、数字化装配仿真,以及到现在的数字化三维工艺设计,从以前的模拟量传递到现在的数字量传递,这些技术的发展在国外应用非常广泛,而且给制造业带来了巨大的变革。我国目前研制的新型飞机,应该彻底改变以往的设计—制造模式,应该把并行工程的概念引入,做到设计与工艺并行。这就要求充分利用现有的资源,从飞机研制初期就应该提出数字化的概念和具体的工作,把设计与工艺通过软件联系在一起,使三维产品设计和三维工艺设计得到并行协同进展。     

多应力结构CMOS器件的模拟研究

使用TCAD仿真工具Sentaurus在45 nm节点工艺下模拟研究了包含多应力结构的应变Si CMOS器件。模拟所得的开关电流比与相同节点工艺下报道的实验结果能很好吻合,验证了所用模型及方法的正确性。用Sentaurus工艺模拟工具得到了器件内部的应力和掺杂分布,并用Sentaurus器件模拟工具分析了各种应力结构对电学特性的影响。结果表明：在nMOS中,SMT和DSL能有效提高器件性能,而STI却会降低器件性能;在pMOS中,SiGe S/D和DSL的存在是性能改善的主要原因,而STI对性能改善的帮助较小。     

20纳米nMOS器件中应力金属栅结构设计与薄膜工艺优化

对于如今的CMOS集成工艺,应变金属栅是关键的工艺引入应变技术（PIS,process-induced-strain）之一。在本文中,为了在20nm高K金属栅后栅工艺的nMOS器件中得到较高栅应力,我们对金属栅结构和薄膜工艺的优化进行了大量的研究。通过TCAD工具对工艺和器件的仿真,我们研究了先进应变金属栅技术对器件性能的影响。带有不同栅应力（0GPa~-6GPa）的金属栅电极被应用在器件的仿真中,与此同时,其他PIS技术,如e-SiC 和氮化物应力层也被应用于器件中。随着器件尺寸的减小,应变金属栅对器件中沟道载流子输运有巨大的提高作用。此外,一种新型的角栅电极结构被提出,角度与沟道应力的关系被研究。同时,一种新的全应变金属填充栅以及用平板型氧化铪层代替U型氧化铪层,都能够提高应变金属栅的效果。为了在金属栅中得到更大应力的薄膜,我们优化了物理汽相淀积氮化钛的工艺条件。在氮气流量大约6sccm,较高溅射功率和较薄膜厚的情况下我们得到了最大的压应力-6.5GPa。     

An integrated technology CAD system for process and devicedesigners

A workstation-based integrated system with a highly interactive X/Motif user interface is discussed. At present, TSUPREM3, TSUPREM4 and TPISCES have been integrated into this system. The components of the integrated TCAD system include a generic process recipe editor, a mask editor, a 2-D wafer structure builder (using 1-D/2-D process simulation profiles), a mesh generator for 2-D device simulation, a device simulation recipe editor, and graphical postprocessors for both process and device analysis. The user of this system inputs the specification of a process recipe and the layout of the device structure to be fabricated. The system then runs process and device simulation using incremental and shared simulation strategies to generate wafer structure and electrical device characteristics. An interactive user interface guides the user through the process and device simulation flow. thereby aiding what-if analysis of process and device tradeoffs     

基于标准CMOS工艺的Si基光发射器件

基于反偏雪崩击穿的发光原理,按照Chartered 0.35μm标准CMOS工艺要求,设计并制作了一种Si基光发射器件。在室温下对器件特性进行了初步测试,正向导通电压为0.75V,反向击穿电压为8.4V,能够在一个较宽的电压范围(8.4～12V)内稳定工作。总结了工艺对器件电学特性的影响,并将该器件结构与Snyman等人研究的器件结构进行了比较分析。该器件较强的边缘发光在平面结构的Si基片上集成光互联系统中将会有一定的应用价值。     

Vertical Integration of Stacked DRAM and High-Speed Logic Device Using SMAFTI Technology

A multistrata dynamic random access memory (DRAM) vertically integrated with a complementary metal oxide semiconductor (CMOS) logic device using through-silicon vias (TSVs) and a unique interposer technology was developed for high-performance, power-efficient, and scalable computing. SMAFTI (SMArt chip connection with FeedThrough Interposer) technology, featuring an ultra-thin organic interposer with high-density feedthrough conductive vias, was used for interconnecting the three-dimensionally stacked DRAM and the CMOS logic device . A DRAM-compatible TSV manufacturing process was realized through the use of a “via-first” process and highly doped poly-Si TSVs for vertical traces inside memory dice. A multilayer ultra-thin die stacking process with micro-bump interconnection using a solid-liquid interdiffusion technique was also developed. The thermal aging reliability of the micro-bump interconnection was evaluated by a unique analysis method and its basic reliability was confirmed. Finally, we fabricated a prototype package including stacked DRAM and a CMOS logic device, and observed the combined operation. High-speed 3 Gbit/s signals were successfully transmitted through the fine interposer between the memory and logic.      

Design, modeling, and fabrication of subhalf-micrometer CMOS transistors

We have designed, modeled, and fabricated subhalf-micrometer CMOS transistors. Two-dimensional process and device modeling was exercised extensively to determine the critical process parameters for device optimization. Buried-channel behavior of the p-channel FET's has been analyzed. The effect of lightly doped drain (LDD) structure on punch through voltage was studied. p and n-channel FET's with physical gate length as short as 0.3 µm, were fabricated using e-beam lithography, LDD structure, and silicided source-drains. The experimental devices show high transconductance and long-channel characteristics.     

JFET/SOS devices. I. Transistor characteristics and modelingresults

A process for fabricating n-channel junction field-effect transistors (JFET) on silicon-on-sapphire (SOS) wafers has been developed. Both enhancement-mode and depletion-mode transistors were fabricated, and their characteristics were measured and are discussed. All dopants were ion implanted. A number of calculational tools, including SUPREME-II, were used to estimate the junction depths and the mode of device operation. Calculations were also performed using PISCES-II, a device-modeling program that predicts operating characteristics. The mobilities used in these calculations were reduced from bulk silicon values to account for the degraded mobility of the SOS material. The mobility of the SOS material was measured using capacitance-voltage and conductance-voltage techniques on a device with a long gate. A decrease in mobility with decreasing temperature is deduced from device behavior at low temperatures     

ESD应力下LDMOS器件软失效的分析及优化

分析了发生软失效的两种原因:电场诱导和热诱导。针对一种采用0.35μm BCD工艺的LDMOS器件,讨论了改变器件漂移区长度对软泄漏电流的影响。最终通过对漂移区长度以及源端和衬底接触间距的优化,消除了器件原先存在的软泄漏电流现象,并且没有过分增大器件的触发电压。     

CdTe/ZnS复合钝化层对长波碲镉汞器件性能的影响研究

采用CdTe/ZnS复合钝化技术对长波HgCdTe薄膜进行表面钝化,并对钝化膜生长工艺进行了改进。采用不同钝化工艺分别制备了MIS器件和二极管器件,并进行了SEM、C-V和I-V表征分析,研究了HgCdTe/钝化层之间的界面特性及其对器件性能的影响。结果表明,钝化工艺改进后所生长的CdTe薄膜更为致密且无大的孔洞,CdTe/HgCdTe界面晶格结构有序度获得改善;采用改进的钝化工艺制备的MIS器件C-V测试曲线呈现高频特性,界面固定电荷面密度从改进前的1.671011 cm-2下降至5.691010 cm-2;采用常规钝化工艺制备的二极管器件在较高反向偏压下出现较大的表面沟道漏电流,新工艺制备的器件表面漏电现象获得了有效抑制。     

基于共晶焊接工艺和板上封装技术的大功率LED热特性分析

采用ANSYS有限元热分析软件,模拟了基于共晶焊接工艺和板上封装技术的大功率LED器件,并对比分析了COB封装器件与传统分立器件、共晶焊工艺与固晶胶粘接工艺的散热性能。结果表明:采用COB封装结构和共晶焊接工艺能获得更低热阻的LED灯具;芯片温度随芯片间距的减小而增大;固晶层厚度增大,芯片温度增大,而最大热应力减小。同时采用COB封装方式和共晶焊接工艺,并优化芯片间距和固晶层厚度,能有效改善大功率LED的热特性。