一种改进的数字信道化方法

数字信道化接收机要求具有实时分析处理大量数据的能力.设计实现了一种改进型数字信道化信号处理算法,该算法采用先进行数字下变频,后抽取滤波的方法,并利用现场可编程门阵列(FPGA)的并行处理完成了算法设计.给出了关键滤波器的设计,仿真结果验证了算法的有效性.     

扩频接收机中数字匹配滤波器的FPGA实现

扩频接收机需要完成快速复杂的信号处理,数字匹配滤波器能方便实现扩频信号的解扩处理,是扩频接收机的核心部分。利用FPGA的高速并行处理能力和全硬件实现的特点,采用VHDL与原理图相结合,完成了扩频接收机中数字匹配滤波器的软件仿真和硬件电路设计。测试结果表明,电路工作稳定可靠,提高了处理速度,减少了硬件延时。     

一维数字信号并行处理

本文将一维并行计算机用于一维数字信号的并行处理,提出了具有单位采样期间内运算时间最小性能的FIR、IIR并行数字滤波算法和并行傅里叶变换算法。为实现高速、可程控实时数字滤波器或数字信号处理机提供了新的途径.     

基于多片ADSP-21160的R-D并行算法的实现

利用多片ADSP-21160构造了并行高速雷达信号处理系统,实现了合成孔径雷达(SAR)的R-D算法流程。通过研究高效并行处理算法和可靠的高速数据传输方法,确保了R-D算法的可行性和实时性。仿真结果证明了算法实现的正确性和实时性。     

基于并行FIR滤波器结构的数字下变频

对宽带信号进行并行处理,可同时满足低功耗和实时性的要求,已成为目前宽带信号处理的研究热点。本文提出了一种可在FPGA中实现的并行快速FIR滤波器设计方法。该方法通过应用并行多相处理技术中的一种新型分布式处理算法,在滤波器结构上实现了多级级联的形式,增强了中频处理的灵活性和通用性,节省了硬件开销。仿真结果表明,该算法很好的解决了原始低通滤波器速度跟不上A/D采样率的问题,把采样率提高到了320MHz以上。同时该方法应用软件实现并行信号处理,避免了使用DDC专用芯片,具有较强的通用性,可以很好的移植到其他CPLD中。     

基于位并行DA结构的高速FIR滤波器

针对目前利用FPGA实现基于分布式算法(DA)FIR滤波器的不足,以及为了实现高速FIR滤波器,提出了一种位并行分布式算法结构的解决方案。采用位并行分布式算法和流水线式并行加法器树,在Xilinx Virtex5系列FPGA上实现了高速FIR滤波器。该滤波器工程经ISE 12.3综合、布局布线后,利用Modelsim SE 6.5和Matlab联合仿真。仿真结果表明,该设计可以提高滤波器处理速度,32阶的滤波器最高时钟频率可达到399.624 MHz。对滤波器进行进一步优化,节约了硬件资源占用。     

线性调频信号数字脉冲压缩技术分析

在线性调频信号脉冲压缩原理的基础上,利用Matlab对数字脉冲压缩算法进行仿真,得到了雷达目标回波信号经过脉冲压缩后的仿真结果。运用数字脉冲压缩处理中的中频采样技术与匹配滤波算法,对中频采样滤波器进行了优化,降低了实现复杂度,减少了运算量与存储量。最后总结了匹配滤波的时域与频域实现方法,得出在频域实现数字脉冲压缩方便,运算量小,更适合线性调频信号。     

基于FPGA的高速FIR数字滤波器的设计

采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了功能仿真、时序仿真和综合,并给出了综合的电路框图、资源使用情况以及最高工作频率。通过运用多种优秀的快速算法及流水线技术,可以打破FPGA中缺乏实现乘累加运算有效结构的缺点,实现高速FIR数字滤波器的设计,使FPGA在数字信号处理方面有长足发展。     

一种基于FPGA的高速FIR滤波器的设计

为了实现对高速输入数据的滤波,根据FIR（有限冲激响应）数字滤波器并行设计思想,在脉动阵列FIR数字滤波器的基础上,经过认真设计,提出了一种基于FPGA（现场可编程门阵列）的高速FIR数字滤波器的设计方法。以一个16阶FIR数字滤波器的设计为例,在FPGA上用VHDL语言实现了这种设计方法。在Modelsim下仿真表明这一方法是可行的,可支持高达1GSPS（10亿次采样每秒）的输入数据．     

高速基带匹配滤波器的FPGA实现及验证

根据SDH数字微波通信系统高阶QAM解调器的设计要求,针对数字化基带滤波的信号处理特点,提出一套高速匹配滤波器的FPGA实现方案。首先基于窗函数设计法,完成了滤波器的软件设计和仿真;然后基于QuartusⅡ6.0开发平台,采用并行流水结构和Verilog HDL语言参数化设计法实现滤波器FPGA设计;最后结合QuartusⅡ和Matlab,从时域和频域验证滤波器性能。实践表明此方法设计的滤波器效率高、方便调试,具有较好的重用性和可移植性。     

多维递归数字滤波中的并行信号处理

本文建议一种多维递归数字滤波器的并行算法,其于常规次第算法相比,不造成任何附加算术运算;并推导出在全并行处理时滤波器系数所需满足的条件。对角线信号处理法是本文所述方法的一个重要的特例,故对对角线采样数据的频谱进行了研究。本文建议的并行算法可以分别用向量处理器和专用硬件来实现;后一种情况,既可使用全并行也可使用部分并行。     

基于概率计算的数字滤波器的实现

本文提出了一种基于概率计算的低功耗数字滤波器实现方法。首先对传统滤波器的算法进行改进,使其映射到概率域中。其次提出了算法所对应的硬件结构,给出了串行和部分并行的基于概率计算的实现结构。分析了其与传统滤波器信噪比及功耗的性能。所提出的概率计算的滤波器结构更简单,容错性更强。因此其更适用于低信噪比、低开销的环境中。     

一种基于FPGA的并行流水线FIR滤波器结构

提出了一种在FPGA器件上实现的流水线并行FIR滤波器结构。首先比较了FIR滤波器三种硬件实现所用的资源,然后在理论上推出该流水线并行结构滤波器的实现方法及其可行性,给出了硬件实现模块。实验结果表明,这种改进滤波器结构实现的算法可以灵活地处理综合的面积和速度的约束关系,使设计达到最优。     

数字匹配滤波捕获方法研究与FPGA实现

频偏与判决门限对数字匹配滤波器的捕获性能影响巨大,因此研究实现抗频偏算法及自适应门限调整裳略对捕获有非常重要的意义。丈章设计实现了适合FPGA实现的基于数字匹配滤波器的时频二维搜索算法和自适应门限调整策略并且在FPGA上实现。     

Toward Wide-Band High-Resolution Analog-to-Digital Converters Using Hybrid Filter Bank Architecture

The paper presents the problem of design and simulation of a high-speed wide-band high-resolution analog-to-digital (ADC) converter working in a bandpass scenario. Such converters play a crucial role in software-defined radio and in cognitive radio technology. One way to circumvent the limits of today’s ADC technologies is to split the analog input signal into multiple components and then sample them with ADCs in parallel. The two main split approaches, time interleaved and frequency splitting, can be modeled using a filter bank paradigm, where each of these two architectures requires a specific analysis for its design. In this research, the frequency splitting approach was implemented with the use of a hybrid filter bank ADC, which requires an output digital filter bank perfectly matched to the input analog filter bank. To achieve this end, an analog transfer function, together with an assumption of strictly band-limited input signal, has been used to design the digital filter bank so far. In contrast, the author proposes dropping the band-limit assumption and shows that the out-of-band input signal has to be taken into account when designing a hybrid filter bank.     

QPSK全数字接收机定时同步环路

将三阶立方拉格朗日多项式内插算法和Gardner定时误差检测算法应用于QPSK全数字接收机定时同步环路,并对构成环路的其他部分,环路滤波器以及数控振荡器进行分析并提出实现方法。通过仿真,证明上述算法具有良好的性能,可以很好的解决定时同步问题,并在FPGA上实现整个环路设计方案,使得数字解调的硬件实现具有良好的灵活性和可移植性。     

设计IIR数字滤波器的遗传优化算法

提出了ＩＩＲ数字滤波器设计的遗传优化法。这是一种模拟自然遗传和达尔文进化理论的随机并行优化算法。首先，详细描述了遗传算法并给出了计算步骤，然后将遗传算法用于ＩＩＲ数字滤波器的优化设计，最后给出了模拟计算结果。     

基于FPGA的匹配滤波接收机实现技术研究

高效数字匹配滤波器设计是数字接收机中提高信噪比改善系统信号处理性能的一项关键技术。数字匹配滤波器在通信和雷达接收机中应用广泛,文中分析了匹配滤波接收机的基本原理,介绍了QPSK信号匹配滤波接收机的FPGA实现过程,并给出了基于Xilinx ISE 8.2i的Test Bench Waveform仿真结果。     

一种实对称矩阵特性值取的高效并行算法及实现

本文作者用自行研制的一台使用4片TMS320C40的,具有特残四面体结构的数字信号高速并行处理机,实现了MUSIC算法的高速并行计算。在算法实现中,认真分析了算法中对性能影响很大的实对称矩阵特征值提取算法的并行实现问题。本文讨论了对称矩阵特征值提取的串行算法和一各并行算法的特点,结保二者的特点,提出了一种新的高效的并行算法,并通过实验证明文中提出的实对称矩阵特征值取的并行算法确有效,为MUSIC算法的并行计算取得较好的结果打下基础。