GB20600标准的LDPC码的改进

尽管LDPC码已经被GB20600标准采纳作为信道编码,与其它LDPC码相比,在同样码长和码率的情况下,GB20600 LDPC码误码率性能并非最佳;GB20600标准的LDPC码的码长达7493,存在编码复杂性问题,但是GB20600 LDPC码未采用基于校验矩阵的快速算法,这给GB20600 LDPC编解码器的硬件实现带来较大的困难。本文在现有GB20600 LDPC码的设计框架下,对GB20600中LDPC码的校验矩阵进行了修改,在此基础上提出一种有效的LDPC码的快速迭代算法,使编解码器的硬件易于实现。改进后的LDPC码的编码算法具有较低的实现复杂度。仿真结果表明,改进后的LDPC码的误包率性能优于现GB20600中LDPC码的误包率性能。      

一种可快速编码的QC-LDPC码构造新方法

为解决LDPC码的编码复杂度问题,使其更易于硬件实现,提出了一种可快速编码的准循环LDPC码构造方法。该方法以基于循环置换矩阵的准循环LDPC码为基础,通过适当的打孔和行置换操作,使构造码的校验矩阵具有准双对角线结构,可利用校验矩阵直接进行快速编码,有效降低了LDPC码的编码复杂度。仿真结果表明,与IEEE 802.16e中的LDPC码相比,新方法构造的LDPC码在低编码复杂度的基础上获得了更好的纠错性能。     

基于结构图设计LDPC码及其性能仿真

提出了使用结构图设计列重为3的正则LDPC校验矩阵。所设计出的校验矩阵具有较大的围长,并且可以改变码长和码率。这些码可以很好的使用在通信和数据存储领域。最后对这些设计出的LDPC码进行了计算机仿真,仿真的数据结果表明:设计出的码在加性白高斯噪声信道下比随机产生的LDPC码有着更为优良的性能。     

一种半随机半代数的非正则LDPC码构造方法

LDPC码由于其卓越的纠错性能引起了学术界的广泛重视，当前LDPC所面临的一个主要问题是其编码复杂性的问题。本文给出了一种半代数半随机的非正则LDPC码构造方法，由该方法所构造的校验矩阵具有近似下三角特性，从而可以大大降低LDPC的编译码复杂性，同时具有与完全随机LDPC码相匹配的性能。     

一种基于QCE-PEG的LDPC码构造方法

为提高LDPC码的实用性,该文提出了一种QCE-PEG校验矩阵构造方法,给出了实现具体步骤和设计实例。该算法将构造过程分解,结合准循环扩展技术和渐进边增长构造方法的优点,既能满足度分布对的需要,又保证了平均围长尽可能大的要求,提高了LDPC编码的速度和性能。仿真结果表明:用该方法设计的中短长度非正则LDPC码,其性能优于渐进边增长方法构造的PEG码,且设计简单,编码快速,便于工程实现,具有良好的应用前景。     

一种快速编码的半随机LDPC码构造研究

低密度奇偶校验码(LDPC码)具有逼近Shannon限的优异纠错性能,在信道编码领域的应用越来越广泛,但是LDPC码的编码复杂性一直是制约其普遍应用的突出问题。奇偶校验矩阵的结构则直接决定着LDPC码的编码复杂度和译码性能。提出一种准双对角线结构的半随机LDPC码奇偶校验矩阵的构造方法,它具有IEEE 802.16e标准LDPC码的优异纠错性能和低编码复杂度,同时在码率、码长、基础校验矩阵和扩展因子等设计方面更具灵活性,能更好地适应工程实践的需要。采用这种构造方法,以(16 384,8 192)LDPC码为例进行快速迭代编码,能够获得优异的译码性能,可以用于实现高速率低复杂度的LDPC译码器设计。     

基于CCSDS规范LDPC码的FPGA实现

低密度奇偶校验(Low Density Parity Check,LDPC)码具有优异的误码性能,但目前卫星数传系统主要采用RS+卷积级联编码,为此,在现场可编程门阵列(Field Programmable Gate Array,FPGA)上实现基空间数据系统咨询委员会(Consultative Committee for Space Data Systems,CCSDS)的LDPC码编码是必要的。介绍了基于CCSDS规范的LDPC码,包括校验矩阵形式和生成矩阵形式。依据(8 176,7 154)LDPC码的矩阵结构,分析了矩阵信息的存储设计。在FPGA上实现了LDPC码串行编码,并详细介绍了编码过程。结合吞吐量的因素,实现了LDPC码并行编码。     

低复杂度的LDPC码联合编译码构造方法研究

LDPC码因为其具有接近香农限的译码性能和适合高速译码的并行结构,已经成为纠错编码领域的研究热点。LDPC码校验矩阵的构造是基于稀疏的随机图,所以该类码字编码和译码的硬件实现比较复杂。以单位阵的循环移位阵为基本单元,构造LDPC码的校验矩阵,降低了LDPC码在和积算法下的译码复杂度。同时考虑到LDPC码的编码复杂度,给出了一种可以简化编码的结构。针对该方案构造的LDPC码,提出了消除其二分图上的短圈的方法。通过大量的仿真和计算分析,本文比较了这种LDPC码和随机构造的LDPC码在误码率性能,圈长分布以及最小码间距估计上的差异。     

编码协作系统准循环重复累积码的联合设计与性能分析

重复累积(RA)码是一种特殊结构的低密度奇偶校验(LDPC)码,不仅具有LDPC码的优点,还能实现差分编码。针对LDPC编码协作系统编码复杂度高、时延长的问题,该文引入准循环RA(QC-RA)码,推导出信源节点和中继节点采用的QC-RA码对应的联合校验矩阵,基于公差构造方法设计该联合校验矩阵,并证明该方法设计的联合校验矩阵不存在围长为girth-4, girth-6的短环。理论分析和仿真结果表明,同等条件下该系统比相应点对点系统具有更优异的误码率性能。仿真结果同时表明,与采用一般构造QC-RA码或基于Z型构造QC-RA码相比,采用基于公差构造的联合设计QC-RA码的多信源多中继协作均可获得更高的编码增益。     

编码协作系统准循环重复累积码的联合设计与性能分析

重复累积(RA)码是一种特殊结构的低密度奇偶校验(LDPC)码,不仅具有LDPC码的优点,还能实现差分编码。针对LDPC编码协作系统编码复杂度高、时延长的问题,该文引入准循环RA(QC-RA)码,推导出信源节点和中继节点采用的QC-RA码对应的联合校验矩阵,基于公差构造方法设计该联合校验矩阵,并证明该方法设计的联合校验矩阵不存在围长为girth-4, girth-6的短环。理论分析和仿真结果表明,同等条件下该系统比相应点对点系统具有更优异的误码率性能。仿真结果同时表明,与采用一般构造QC-RA码或基于Z型构造QC-RA码相比,采用基于公差构造的联合设计QC-RA码的多信源多中继协作均可获得更高的编码增益。     

基于FPGA的大围数QC_LDPC码的译码器

针对QC_LDPC码的短环对码性能的重要影响,采用了1种围数为8的QC_LDPC码设计。算法首先分别对3个不同的子矩阵进行移位运算,每个子矩阵分别与它们移位后生成的子矩阵共同组合形成1个新的子矩阵,然后再将新生成的3个子矩阵组合成1个矩阵构成基阵,最后将该矩阵转置后用单位矩阵及其移位矩阵随机扩展即可得到所需校验矩阵。根据该校验矩阵的特殊结构,采用分层迭代译码算法,选用Altera公司的Stratix III系列FPGA,实现码率为1/2、码长为3456的正规(3,6)QC_LDPC码译码器的布局布线。     

一种高性能全分集LDPC码的构造方法

块衰落信道上全分集LDPC的构造与性能分析成为近期研究的热点。ML译码算法下全分集LDPC码可以通过设计列满秩的校验子矩阵来实现。然而,基于ML准则的全分集码字,采用迭代译码算法时,不能保证全分集。因此,该文通过设计特定结构的校验矩阵,实现了在迭代译码算法下能取得全分集的LDPC码,分析了其密度演化过程。 在此基础上,进一步研究了全分集LDPC码字结构与性能的关系,提出了提高全分集LDPC码编码增益的方法。仿真结果表明,该文构造的LDPC码不仅能够取得全分集,并且具有较高的编码增益。     

一种低码率的LDPC码在LTE-A中的性能研究

本文通过分析LTE-Advanced系统中准循环LDPC码校验矩阵的构造方法,在不改变母码矩阵的基础上,采用一种灵活的扩展方法,构造了一种低码率的LDPC码。采用一种很实用的编码算法和差分译码算法,在MATLAB仿真平台下,比较了这种LDPC码和Turbo码的性能。结果表明：在短码情况下,这种LDPC码在低信噪比下性能略低于Turbo码,但随着信噪比的增加,LDPC码性能优于Turbo码;在长码情况下,LDPC码的性能明显优于Turbo码。为LTE-Advanced系统的信道编解码器的硬件设计提供了一套有效的编译码算法方案,具有较好的实用价值。     

LDPC编译码算法分析

低密度奇偶校验(LDPC)码是一种线性分组码,其纠错能力可以接近香农极限。针对LDPC码的编译码问题,分析了校验矩阵的构造方法。给出了LDPC码的编码算法以及算法的实现结构。分析了基于软判决的置信传播(BP)译码算法,并给出了可以进一步降低计算复杂度的简化译码方法。通过仿真对比了不同的译码算法在高斯信道下的译码性能。     

影响多进制LDPC码译码性能因素研究

多进制LDPC码是将二进制LDPC码推广到有限域GF(q),其校验矩阵的元素不再是0和1,而是集合(0,1,2,…,q-1),译码仍然采用高效的基于置信度传播的迭代译码算法。文中主要阐述了准循环多进制LDPC码(QC-LDPC)校验矩阵的构造以及最小和译码算法的原理,然后在高斯白噪声信道(AWGN)中,用Matlab了仿真不同条件下LDPC码的译码性能,比较分析了影响多进制LDPC码译码性能的因素。     

Overlapped message passing for quasi-cyclic low-density parity check codes

In this paper, a systematic approach is proposed to develop a high throughput decoder for quasi-cyclic low-density parity check (LDPC) codes, whose parity check matrix is constructed by circularly shifted identity matrices. Based on the properties of quasi-cyclic LDPC codes, the two stages of belief propagation decoding algorithm, namely, check node update and variable node update, could be overlapped and thus the overall decoding latency is reduced. To avoid the memory access conflict, the maximum concurrency of the two stages is explored by a novel scheduling algorithm. Consequently, the decoding throughput could be increased by about twice assuming dual-port memory is available.     

基于串行消息传递机制的QC-LDPC码快速译码算法研究

针对准循环LDPC(QC-LDPC)码基于洪水消息传递机制译码算法的不足,该文提出了一种快速的分组串行译码算法。该算法通过将LDPC码的校验节点(或变量节点)按一定规则划分成若干个子集,在每一轮迭代过程中,依次对各个子集中的校验节点(或变量节点)并行地进行消息更新,提高了译码速度。同时根据分组规则,提出了一种有效的分组方法,并通过分析发现基于循环置换阵的准循环LDPC码非常适合采用这种分组译码算法进行译码。通过对不同消息传递机制下准循环LDPC码译码算法性能的仿真比较,验证了在复杂度不增加的情况下,该译码算法在继承了串行译码算法性能优异和迭代收敛快等优点的同时,极大地提高了准循环LDPC码的译码速度。分析表明,分组串行译码算法译码速度至少为串行译码算法的p倍(p为准循环LDPC码校验矩阵中循环置换阵的行数或列数)。     

HIGH-PERFORMANCE SIMPLE-ENCODING GENERATOR-BASED SYSTEMATIC IRREGULAR LDPC CODES AND RESULTED PRODUCT CODES

Low-Density Parity-Check (LDPC) code is one of the most exciting topics among the coding theory community.It is of great importance in both theory and practical communications over noisy channels.The most advantage of LDPC codes is their relatively lower decoding complexity compared with turbo codes,while the disadvantage is its higher encoding complexity.In this paper,a new ap- proach is first proposed to construct high performance irregular systematic LDPC codes based on sparse generator matrix,which can significantly reduce the encoding complexity under the same de- coding complexity as that of regular or irregular LDPC codes defined by traditional sparse parity-check matrix.Then,the proposed generator-based systematic irregular LDPC codes are adopted as con- stituent block codes in rows and columns to design a new kind of product codes family,which also can be interpreted as irregular LDPC codes characterized by graph and thus decoded iteratively.Finally, the performance of the generator-based LDPC codes and the resultant product codes is investigated over an Additive White Gaussian Noise (AWGN) and also compared with the conventional LDPC codes under the same conditions of decoding complexity and channel noise.     

A fast low‐density parity‐check code simulator based on compressed parity‐check matrices

Low‐density parity‐check (LDPC) codes are very powerful error‐correction codes with capabilities approaching the Shannon's limits. In evaluating the error performance of an LDPC code, the computer simulation time taken becomes a primary concern when tens of millions of noise‐corrupted codewords are to be decoded, particularly for codes with very long lengths. In this paper, we propose modeling the parity‐check matrix of an LDPC code with compressed parity‐check matrices in the check‐node domain (CND) and in the bit‐node domain (BND), respectively. Based on the compressed parity‐check matrices, we created two message matrices, one in the CND and another in the BND, and two domain conversion matrices, one from CND to BND and another from BND to CND. With the proposed message matrices, the data used in the iterative LDPC decoding algorithm can be closely packed and stored within a small memory size. Consequently, such data can be mostly stored in the cache memory, reducing the need for the central processing unit to access the random access memory and hence improving the simulation time significantly. Furthermore, the messages in one domain can be easily converted to another domain with the use of the conversion matrices, facilitating the central processing unit to access and update the messages. Copyright © 2011 John Wiley & Sons, Ltd.