LDPC码与RS码的联合迭代译码

针对LDPC码与RS码的串行级联结构,提出了一种基于Chase的联合迭代译码方法。软入软出的RS译码器与LDPC译码器之间经过多次信息传递,性能可以逼近最大似然译码。模拟结果显示:AWGN信道下这种基于Chase的RS码与LDPC码的联合迭代译码方案可以获得约0．5 dB的增益。     

DVB—S2外码的研究与设计

新一代卫星数字视频广播系统标准(DVB-S2)采用了功能强大的BCH+LDPC信道编码方式,有效地降低了系统的解调门限,距离理论的香农极限只有0.74～1 dB.本文首先对DVB-S2中BCH+LDPC级联码性能进行分析,验证了级联码优越的性能,证明了BCH码在FEC系统中的作用.针对DVB-S2系统的特点,在传统译码的基础上采用并行译码提高译码速度.译码的3个部分计算校正子、计算关键方程、钱氏搜索均采用适合并行译码方式的设计.针对并行方式带来的硬件复杂度的上升,采用共享公共因子、时分复用等方式来降低一定的硬件复杂度.最后在FPGA上设计并实现了DVB-S2标准中BCH(14400,14232)的8位并行译码器.该译码器占用芯片逻辑单元效为8561,最高时钟频率为71.5 MHZ,符合DVB-S2的要求.     

针对特定LDPC码的多子译码器并行组合译码方法

对于分组纠错码的译码,由多个子译码器构建的并行译码系统比单译码器系统有较大的性能提升,但是可实现并行译码处理的子译码器的构造却是一个挑战性难题。为此,该文提出一种针对特定LDPC码的适于BP译码算法运用的多子译码器并行组合译码方法。该方法针对基于本原多项式构造的一类LDPC码的译码尤其有效,其特点是:各个子译码器所依赖的校验矩阵由基础校验矩阵的恰当循环移位获得,而循环移位量的恰当选择则依赖了m序列(唯一对应于本原多项式)的采样特性;各个子BP处理过程的迭代次数设置为其校验矩阵最短环长的一半,由此可消除短环对BP译码性能的影响;各子BP处理模块输出的信息比特外信息再经过基础译码模块处理后与并行配置的基础译码输出,一并进行最大似然判决处理并获得译码输出。该方法的仿真结果显示,在误码率为10?5且多子译码器并行组合译码方法在设置5个子译码模块时,其译码性能比原单译码器译码方法高约0.4 dB。     

基于DVB-S2标准低密度奇偶校验码译码器设计

为解决DVB—s2标准下码长较长,译码器资源消耗较高,但速率要求较高的问题,研究了DVB-S2标准LDPC（LowDensityParityCheckCode）码译码器的硬件结构。利用校验矩阵周期特性,以16200bit码长和0．6码率为例,设计了基于共享内存和后验概率累加储存的译码器结构。实验表明,该设计的LDPC码译码器共消耗24004个逻辑单元,6437个寄存器和448594bit的RAM,吞吐率达到289Mbit／s,不仅吞吐量大,而且寄存器和内存资源的消耗也小。     

VSPC-LDPC串行级联码的结构与性能分析

提出了一种基于LDPC码和纵向单奇偶校验(VSPC)乘积码的级联编码方法。该方法利用LDPC码能否成功地译码的判定信息以取代常规乘积码中的横向校验,使单奇偶校验乘积码的复杂度获得较大的降低,提高了纠错能力。对新级联码的误码性能进行了理论分析。数值仿真结果表明,新编码方法的硬件实现复杂度较低,在AWGN信道和Raleigh衰落信道中其译码性能好于原LDPC码,且能有效地改善原LDPC码的误码平层问题。     

WCDMA系统中Turbo码译码器的FPGA实现——高效实现Log-MAP算法的硬件结构

在深入研究Turbo码译码算法的基础上,提出一种高效实现log-MAP算法的硬件结构,基于此结构实现的用于宽带码分多址系统的Turbo码译码器具有较低的误码率和较小的译码延迟.     

串行级联LDPC码

文章主要讨论一类低编码复杂度的非规则LDPC码设计问题。该类LDPC码综合了LDPC码和级联码的特点，不仅编码算法简单，而且有了固定的码结构。在AWGN信道下，使用和积译码算法对其性能进行仿真实验，证明了该方法不仅降低了编码复杂度，而且有着非常好的性能。     

LDPC码及其在野战无线通信中的应用展望

文章介绍了LDPC码的基本原理，主要包括其编码结构，可信传播迭代译码算法和基本性能；并简单的对LDPC码和turbo码进行了比较，分析了LDPC码在野战无线通信中的应用。     

适于高速处理的TPC全并行译码结构

早期设计的TPC(Turbo Product Codes乘积码)译码器中,行列译码器顺序处理,半迭代之间外信息矩阵的重构引入了大量译码延迟,限制了译码器的处理速度。当采用m-译码器作为子译码器,并对译码初始位置进行适当调整,同时引入了位置转换网络,可以得到一种全并行的译码结构。通过对比测试,与传统译码器相比,全并行译码器的数据处理速度获得极大提高,同时译码延迟降低,非常适于现代高速通信的需要。     

采用EMS算法的多元LDPC译码器的FPGA实现

针对多元低密度奇偶校验码(LDPC)译码器的资源消耗过大问题,设计了一种采用扩展最小和算法的低资源需求的多元LDPC译码器.采用以块为单位对信息进行迭代更新和Flooding传递调度策略的结构.为降低译码器的存储资源和逻辑资源,首先减小传递信息的深度,将变量节点更新和校验节点更新进行联合设计.同时,利用迭代时间差对变量节点更新和校验节点信息所需的资源进行复用.在具体实现中,对一个GF(64)域上码长为1044bit的非规则多元LDPC码,采用Xilinx公司XC4VLX60的现场可编程逻辑门阵列(FPGA)芯片设计了译码器.与现有文献相比,所提出的译码器结构可节约54%的存储资源和逻辑资源,且提高了译码速度和吞吐量.     

改进的LDPC码译码算法

通过将串行置信度传播机制与归一化BP_Based译码算法相结合,构造出一种改进的LDPC码译码算法。该算法按照校验节点的一定顺序进行置信度传播,改善了置信度传播的收敛特性;同时应用归一化BP_Based算法的置信度更新计算法则,有效降低了译码复杂度,适合硬件实现。在AWGN信道下进行性能仿真。仿真结果表明,本文构造的串行归一化BP_Based算法的译码收敛速度明显快于常用LDPC码译码算法的收敛速度,可以显著提高译码性能。     

LDPC码的快速收敛译码算法

给出了一种置信传播算法双向信息传递策略的实现方案,并基于矩阵分解提出了一种LDPC码的快速收敛译码算法——串行级联译码算法．密度进化理论分析和计算机仿真结果表明,与置信传播算法相比,串行级联译码算法可获得更快的收敛速度和较好的译码性能．     

改进的LDPC译码算法研究

基于LDPC码的BP译码简化算法,结合RMP调度和Offset最小和算法,提出了一种改进的LDPC译码算法。在相同的前提下,改进的译码算法在计算复杂度方面,与Offset最小和算法相比,改善了算法的收敛特性;采用优化的存储方式,降低了存储需求,适合硬件实现。仿真结果表明,改进的译码算法降低了平均迭代次数,减少了量化实现占用的存储单元。     

LDPC码的分层类拟合修正最小和译码算法

低密度奇偶检验码（LDPC）是一种广泛使用的信道编码,尤其在长码时性能更佳。与编码相对应的便是译码,起初LDPC译码算法的复杂度很高,因此在最小和（MS）译码算法中为了降低算法的复杂度,采用了近似运算,虽然有效地降低了算法的复杂度,却牺牲了部分的误码性能。针对这一现象,本文在最小和译码算法的基础上,再一次作出近似运算,提出类拟合修正最小和（CFMMS）译码算法。该算法会根据MS算法中的非线性函数构造出一种类拟合函数,可以对不同阈值内的变量节点信息作出不同的处理,尽可能实现对校验节点更新过程的准确补偿,使得到的结果更加接近于置信传播算法;在此基础上,应用分层式调度策略,提出一种分层类拟合修正最小和（LCFMMS）译码算法,改变了节点信息的更新顺序,提升了迭代更新中节点信息的可靠度,使得译码的收敛速度得以提升,同时节省了存储空间。仿真和数值结果表明,该文提出的译码算法在一定程度上提升了误码性能,且运算复杂度低、译码收敛速度快。     

LDPC码的并行译码算法

基于低密度校验(LDPC)码置信传播译码算法,综合译码性能、复杂度和延时,提出了低复杂度并行译码算法. 该算法通过对校验节点传递给比特节点的信息进行有效简化,使计算复杂度接近“最小和”算法. 仿真结果表明,其性能与置信传播算法非常接近.     

DVB—S2标准下LDPC码的一种改进型译码算法

针对DVB—S2标准,研究了LDPC码的码结构以及编码算法。采用Sum—Product算法进行译码,提出了改进型的译码算法。通过软件仿真,对DVB—S2中64800比特和16200比特的共21种LDPC码进行了性能比较。结果表明,改进型译码算法加快了迭代的收敛速度,在1．0dB时,1／3码率的长码的误码率为2．9629×10^-6;在低信噪比下,DVB—S2中的LDPC码依然表现出优异的性能,适合用于新一代的数字卫星广播通信。     

一种动态自纠正最小和LDPC码的译码算法

针对低密度奇偶校验（LDPC）码的译码算法复杂度和译码性能的均衡,为了提高译码算法的可靠性和适用性,在自纠正最小和（SCMS）算法的基础上,提出了一种动态自纠正最小和（DSCMS）算法.该算法在迭代译码的过程中,根据变量节点消息设置阈值,明确了SCMS算法中对消息可靠性的判断,提高了算法的误码特性和收敛特性.仿真结果表明,所提出的DSCMS算法的误码性能和收敛性能都要优于SCMS算法及其改进算法.当编码效率为1/2时,DSCMS算法与SCMS算法相比,最多能降低7.15%的迭代次数.     

快速低密度校验码迭代译码量化算法

提出一种低密度校验码快速量化置信传播译码算法，其中量化电平标号作为定点算术操作数，运算由寻址表完成，中间计算以较高精度包含在表中，该算法具有明显低的时间复杂度，应用对称特性，可以显著降低所需存储容量；在不增加复杂度的前提下，可以方便地实现均匀及各种为改进性能而设计的非均匀量化方案；适当增加复杂度还可实现时变译码，该算法使低密度校验码在实际通信系统中的应用比时已经接近连续译码，而高信誉噪比时比连续译码差0.2dB。合适的高阶量化译码可以获得接近连续译码的性能，高信噪比时甚至优于连续译码。     

新的高效LDPC码的译码方法

对于LDPC码的译码算法——和积算法,提出了一种新的基于差分的译码算法,其主要思想是：在LDPC码的二部图上所传递的消息是概率的差分值,而对于校验节点和消息节点的更新都是在特定的加法域中进行. 针对校验节点的更新,还可以选择若干个绝对值最小的差分值进行运算,以进一步降低复杂度. 与传统的基于对数似然比的译码方法相比,新算法的计算复杂度有很大降低,而译码性能和收敛速度没有明显损失.     

改进的LDPC串行译码

提出了一种改进的低密度奇偶校验码（LDPC）串行译码算法。与传统的串行译码算法不同的是,该算法只需在初始化时计算一次变量节点对校验节点软信息的求和式,而在译码过程中该式可通过简单地局部更新得到。与传统串行算法相比,所提算法在不降低性能的前提下,具有更低的计算复杂度和更高的处理速度。