采用EMS算法的多元LDPC译码器的FPGA实现

针对多元低密度奇偶校验码(LDPC)译码器的资源消耗过大问题,设计了一种采用扩展最小和算法的低资源需求的多元LDPC译码器.采用以块为单位对信息进行迭代更新和Flooding传递调度策略的结构.为降低译码器的存储资源和逻辑资源,首先减小传递信息的深度,将变量节点更新和校验节点更新进行联合设计.同时,利用迭代时间差对变量节点更新和校验节点信息所需的资源进行复用.在具体实现中,对一个GF(64)域上码长为1044bit的非规则多元LDPC码,采用Xilinx公司XC4VLX60的现场可编程逻辑门阵列(FPGA)芯片设计了译码器.与现有文献相比,所提出的译码器结构可节约54%的存储资源和逻辑资源,且提高了译码速度和吞吐量.     

新型LDPC码译码器

通过研究LDPC码奇偶校验矩阵的结构特点和LDPC码译码算法数据流程的特性,设计出一种新型LDPC码译码器。译码器包含可扩展的存储器阵列、结构精巧的地址控制单元和功能强大的时序控制状态机,具备可灵活扩展译码码长、硬件实现复杂度低和硬件资源利用率高的优点。构建通信系统,对硬件译码器进行性能测试,测试结果表明,译码器的译码性能与理论仿真值基本吻合,证明设计的正确性。     

CDTTB标准中LDPC码的编码结构设计

中国数字地面电视广播标准采用准循环低密度校验码(QC-LDPC codes)作为其信道编码的内码。根据该类LDPC码的准循环特性,该文提出了一种基于流水线方式的半并行编码结构,可实现发射机中LDPC码的多码率编码;在满足系统净荷数据率的前提下,合理规划多种寄存器,充分复用硬件资源,降低其消耗。使用编程门阵列(FPGA)实现此结构,通过验证,证明了该结构编码结果正确,资源利用率较低。     

高吞吐量低存储量的LDPC码译码器FPGA实现

针对规则(r, c)-LDPC码,设计了一种基于Turbo结构的FPGA译码实现算法,采用多路并行译单帧数据,多帧并行译码的结构,具有收敛速度快和存储量低的特点．为实现多路并行译单帧数据,首先将LDPC码划分成几个超码,并对每个超码内的单校验码采用并行BCJR算法．同时,为简化并行BCJR译码时的内部结构和控制单元的复杂度,提出一种修正的分圆陪集构造方法．在具体实现中,采用了3帧并行译码的结构来进一步提高吞吐量．对一个码长为1600,规则(3,5)-LDPC码,用Altera公司的Stratix EP1S25 FPGA芯片设计了译码器,在主频40MHz条件下采用20次迭代,可使吞吐量达50Mbit／s．     

基于FPGA的低密度奇偶校验码编码器设计

为提高准循环低密度奇偶校验码(LDPC）编码过程中矩阵与向量乘法运算的运算速度,提高编码器的吞吐率,提出采用对数循环移位器实现这一运算的方案.设计了WIMAX标准中码率为1/2 ,码长为2 304的LDPC码的编码器.利用该码的校验基矩阵经过重组后可得到一个相邻的奇数行与偶数行非负元素所在的列号互不相同的矩阵的特点,在编码器的设计中充分利用了资源共享,采用6个对数循环移位器完成该码编码过程中的12组矩阵与向量乘法的并行运算.时序仿真和实际硬件测试的结果表明：与其他方法相比,该方案有效地降低了系统资源消耗,提高了吞吐率．     

OFDM系统非规则LDPC码优化设计

提出了一种简单的非规则低密度校验码 (LDPC)的优化设计方案。该方案充分考虑了正交频分复用(OFDM)信道的衰落特性,并利用LDPC码迭代译码原理,在衰落较大的子信道传输具有较高节点度的信息比特,在衰落较小的子信道传输具有较低节点度的信息比特。仿真结果表明,当码长为1 024,码率为1/2时,该方案与规则码相比,在误比特率为10-5时可以节省3dB,且降低了设计最优码的复杂度。     

一种改进型的LDPC码构造方法的研究

低密度奇偶校验码(LDPC)作为先进的信道编码方式,已成为第四代通信系统(4G)强有力的竞争者。Gallager提出的LDPC码具有正则的二分图结构,而正则LDPC码性能的优越性通常要在码长较长时才能够体现出来。当码长为中短长度时,由于编码中短长度圈的存在,会在某种程度上降低编码的性能。通过对Gallager的构造方法的改进,可消除其中长度为4的短圈,提高LDPC的编码性能。     

DVB—S2外码的研究与设计

新一代卫星数字视频广播系统标准(DVB-S2)采用了功能强大的BCH+LDPC信道编码方式,有效地降低了系统的解调门限,距离理论的香农极限只有0.74～1 dB.本文首先对DVB-S2中BCH+LDPC级联码性能进行分析,验证了级联码优越的性能,证明了BCH码在FEC系统中的作用.针对DVB-S2系统的特点,在传统译码的基础上采用并行译码提高译码速度.译码的3个部分计算校正子、计算关键方程、钱氏搜索均采用适合并行译码方式的设计.针对并行方式带来的硬件复杂度的上升,采用共享公共因子、时分复用等方式来降低一定的硬件复杂度.最后在FPGA上设计并实现了DVB-S2标准中BCH(14400,14232)的8位并行译码器.该译码器占用芯片逻辑单元效为8561,最高时钟频率为71.5 MHZ,符合DVB-S2的要求.     

高速码率兼容DVB-S2的LDPC译码器的FPGA实现

提出了一种基于现场可编码门阵列(field programmable gate Array,FPGA)的高速码率兼容第二代数字电视广播(digital video broadcast:second generation,DVB-S2)标准的低密度奇偶校验码(low density parity check codes,LDPC)译码器架构,通过对DVB-S2的LDPC码校验矩阵进行初等变换得到新的矩阵,由准循环(quasi-cyclic,QC)子矩阵和行变换下三角双对角子矩阵(transformation of staircase lower triangular,TST)组成。提出的译码器架构QC部分利用现阶段研究最多的准循环QC-LDPC译码器技术,而对于TST部分,只需兼容QC矩阵部分,提出的架构可以按照QC的架构而动态地改变TST的并行路数,而且分开存储TST与QC的更新消息,保证了码率兼容。基于Xilinx XC7VX485T FPGA的验证结果表明,5种码率兼容的DVB-S2 LDPC译码器,可到达时钟频率250 MHz,最大迭代次数20次,对应的译码器最大吞吐量为2.5 Gbit/s。     

LDPC动态低延迟时分复用系统设计

为解决远距离高速信号传输的数据校验问题,提高编译码算法的数据传输效率与纠错效率,设计了一种基于伽罗华域LDPC的时分复用系统.采用模块化思想和流水线思想设计电路架构,并在LDPC译码部分采用了增强型硬判决算法,使LDPC编解码模块的码率达到了0.812 5,在FPGA平台上达到了400 MHz的工作频率,时分复用系统单次传输10 240 bit数据时最快可达43.8μs.与其他文献成果相比,本系统在FPGA上实现较高的时钟频率,同时具有较高的码率和吞吐率,针对不同的数据位宽具有一定的通用性,可应用于长距离高速信号传输场合.     

基于DVB—S2标准LDPC码译码器的设计

在分析SMP消息传递算法和MSA消息传递算法特点的基础之上,采用了一种改进的消息传递算法,使校验节点更新与变量节点后验概率更新能同时进行,不但可以提高译码器的吞吐量,而且能有效降低了译码时延.文中通过第二代卫星数字视频广播标准(DVB-S2)标准中LDPC码为例,介绍了FPGA实现过程中各模块的结构和功能,FPGA硬件仿真表明,最高译码速率可以达到60 Mbps.     

基于LDPC码的HARQ系统仿真

为有效和可靠地传输数据,在不降低数据传输速率的条件下,最大限度地减小误码率,提高系统吞吐量,利用Matlab和Simulink平台共同仿真了混合自动重传请求HARQ（HybridAutomaticRepeatRequest）系统。该系统使用低密度奇偶校验码LDPC（Low—DensityParity—CheckCode）作为前向纠错码FEC（ForwardErrorCorrection）,采用SR—ARQ（AutomaticRepeatRequest）机制,即选择重传机制,对出错的数据分组进行重传,通过type-I型HARQ方式进行重传控制,完成了混合自动重传请求系统的构建和模型设计。同时结合编程仿真分析了不同码长、不同码率的码字在利用重传控制机制前后系统的吞吐量差别。仿真结果表明,使用重传控制机制后的系统吞吐量性能有所提高。     

一种改进的（2,1,7）Viterbi译码器设计方法

（2,1,7）卷积码已成为商业卫星通信系统中的标准编码方法,但译码器的译码速度和硬件资源消耗一直是制约问题。提出了一种改进的设计方法,采用步进式归一化的路径度量值、全并行ACS结构和回溯法,并在软件设计中对幸存路径存储和输出单元（SMU and OUT）做较大改进,减少对RAM的读写次数。该方法提高了译码速度并降低了功耗,通过ModelSim10.0c仿真证明了该方法在译码性能上的优越性。     

陆地移动卫星信道中的LDPC码分析与优化

针对移动环境中信号易受到信道衰落影响的问题,将低密度奇偶检验码应用于经历阴影-赖斯衰落的陆地移动卫星信道,证明了信道对称条件,给出了译码稳定性条件,推导了香农容量限; 基于密度进化理论获得译码门限,并结合差分进化算法对不规则码的度分布进行了优化．仿真结果表明,译码门限能够很好地预测码字性能,且优化的不规则码门限距离香农限仅有0.1dB; 在相同码长条件下,优化码的误码性能优于规则码和新一代数字卫星广播标准使用的码字,适合陆地移动卫星信道传输．     

DVB—S2标准下LDPC码的一种改进型译码算法

针对DVB—S2标准,研究了LDPC码的码结构以及编码算法。采用Sum—Product算法进行译码,提出了改进型的译码算法。通过软件仿真,对DVB—S2中64800比特和16200比特的共21种LDPC码进行了性能比较。结果表明,改进型译码算法加快了迭代的收敛速度,在1．0dB时,1／3码率的长码的误码率为2．9629×10^-6;在低信噪比下,DVB—S2中的LDPC码依然表现出优异的性能,适合用于新一代的数字卫星广播通信。     

基于原模图的AR4JA码的优化设计

LDPC码具有接近香农极限的性能和适中的编译码复杂度,在深空通信中具有较大应用前景。该文介绍了空间数据系统咨询委员会标准推荐的累积重复累积码,根据码字的原模图对ARA码进行了设计和分析。经过改进得到AR4JA码性能良好,具有系列性,采用并行结构解码,编解码复杂度较低。相关的仿真结果表明,采用该文所提出的改进原模图构造方法,在4/5码率,3.7 dB信噪比下,可以获得接近10-6的误码性能。     

基于CPLD的BCH码编/译码器的设计与实现

为提高BCH编/译码器系统性能,使硬件设计更具灵活性,提出了一种基于CPLD的BCH编/译码器实现方法。通过设计BCH(57,44,6)编/译码器,对BCH码的构造方法、BCH编/译码器进行了研究。论述了一种基于复杂可编程逻辑器件、采用模块化设计思想、利用VHDL硬件描述语言实现BCH编/译码器的方法;在QuartusⅡ软件环境下给出了BCH(57,44,6)编/译码器的仿真结果,并在CPLD器件上验证实现。仿真和实验都证明了这种方法的可行性和正确性。     

H．264实时视频编解码及无线传输系统设计

本文针对现代航天测控领域的视频图像传输应用,根据H．264视频编码标准,设计了一种基于TMS320DM642 DsP和FPGA的嵌入式实时视频编解码及无线传输系统,信道编码采用LDPC-BCH级联码。测试结果表明,本系统帧率最高可以达到25Ws,满足视频处理的实时性要求;在误码率为10^-7时,信道编码增益约9dB,且在Eb／N大于等于2．5dB时可以达到近似无误码传输,并获得较好的重建视频质量。