基为4的可扩展模乘运算器设计

基于基为4的Montgomery模乘算法和改进的流水线组织结构,文章提出了一种结构优化的可扩展模乘运算器结构。设计中采用了按字运算的模乘算法,使本设计具有很好的可扩展性,它可以完成任意位数的模乘运算。同时,因为模乘运算器的运算数据通路采用多级处理单元的流水线结构,所以设计时可以很方便进行配置,以达到模乘运算器硬件成本和运算性能的折衷。分析结果显示,文章提出的模乘运算器结构具有很高的效率和很好的可扩展性。     

运算精简的蒙哥马利算法模乘器设计

针对Montgomery算法的可伸缩脉动阵列模乘协处理器的硬件实现中,速度和面积没有取得很好平衡的问题,结合Walter等学者对Montgomery算法的分析,利用EDA仿真分析工具,提出一种运算精简的蒙哥马利算法模乘器设计方法.该方法通过先分析已有Montgomery算法,得到运算精简蒙哥马利算法,然后将该算法映射到可伸缩脉动阵列结构,使模乘器在速度和面积上能够取得很好的平衡.最后进行仿真实验验证,结果证明该方法解决了模乘器速度和面积平衡的问题.通过该方法设计的模乘器,用TSMC 0.18μm标准单元库综合,核心运算单元最高时钟频率可达385MHz,等效单元1.2k等效门.与现有其他方法相比,该模乘器在平衡方面取得较好性能,可以拓展其在移动通信领域的应用.     

可伸缩双域Montgomery乘法器的优化设计与实现

模乘运算是公钥密码算法中的关键运算,本文基于全字运算的Montgomery模乘算法,设计了具有可伸缩硬件结构的模乘器。该模乘器可以基于固定的数据路径宽度对任意长度的数据进行运算,并且能够支持两个有限域上的运算。最后用Verilog硬件描述语言对该乘法器的硬件结构进行代码设计,并用Synopsys公司的Design Complier在Artisan SIMC 0.18μm typical工艺库下综合。实验结果表明,相对于其他模乘器设计,本文设计具有较高的时钟频率,并且由于大大减少了运算所需的时钟周期数,模乘运算速度较快。     

一种Montgomery模幂乘硬件流水线实现算法

文章提出了一种基于Montgomery算法的模幂乘硬件流水线实现算法,该算法的核心是把模N乘上一个系数,使倍增后的模之低若干位(二进制)全为1,然后用倍增后的模进行Montgomery算法模幂乘运算。采用该算法,可以设计出用于实现RSA的高频流水线运算部件。     

可重构双基双域模乘器设计与实现

选择素数域和二进制域上基于字的Montgomery模乘算法,分析传统双域模乘器在二进制域上运算效率不高的问题,首先选择能够使两个域上模乘器延迟时间相当的字长,并对模乘器进行双域的可重构设计,使之能够同时支持素数域和二进制域上的运算。相较以往设计,采用双域双基设计的模乘器使时钟周期数平均缩短了48%。     

基于FPGA的Montgomery模乘器的高效实现*

为了提高椭圆曲线密码处理器的模乘速度,本文提出了一种更有效且更适合硬件实现的Montgomery算法。改进的算法分析了基于CSA加法器的Montgomery模乘算法,提出了多步CSA加法器的Montgomery算法,该算法能够在一个时钟内做多次CSA迭代运算,可以有效地降低时钟个数,进而提高模乘速度。通过Modelsim仿真工具仿真,正确完成一次256bits Montgomery模乘运算只需要16个时钟周期。在Altera EP3SL200F1517C2 FPGA中的运行结果表明：71.5MHz的时钟频率下,完成一次256位的模乘运算仅需要0.22微秒。     

基于FIOS类型的Montgomery双域模乘器设计

针对FIOS类型的Montgomery模乘扩展算法的比特级-字级和字级-字级的两种实现形式进行研究,设计多处理单元的流水线组织结构实现算法,并对模乘器进行双有限域统一结构设计,使之能够同时支持两个有限域GF(p)和GF(2n)上的运算。最后对设计的两种模乘器用Verilog硬件描述语言进行代码描述,采用Synopsys公司的Design Compiler在Artisan SIMC 0.18μm typical工艺库下综合。实验结果表明,该模乘器不仅在运算速度和电路面积方面各具有优势,而且具有运算长度可变的灵活性。     

公开密钥算法芯片的设计与实现

以RSA算法为例,探讨公钥密码处理芯片的设计与优化。首先提出公钥密码芯片实现中的核心问题,即大整数模幂运算算法和大整数模乘运算算法的实现;然后针对RSA算法,提出Montgomery模乘算法的CIOS方法的一种新的快速硬件并行实现方法,其中采用加法与乘法并行运算以及多级流水线技术以提高性能,较大地减少乘法运算时间,显著提高模乘器的运算性能。     

可编程可伸缩的双域模乘加器研究与设计

模乘和模加减作为椭圆曲线公钥体制的核心运算,在ECC算法实现过程中使用频率极高。如何高效率、低成本地实现模乘模加减是当前的一个研究热点。针对FIOS类型Montgomery模乘算法和模加减算法展开研究,结合可重构设计技术,并对算法进行流水线切割,设计实现了一种能够同时支持GF(p)和GF(2n)两种有限域运算、长度可伸缩的模乘加器。最后对设计的模乘加器用Verilog HDL进行描述,采用综合工具在CMOS 0.18μm typical工艺库下综合。实验结果表明,该模乘加器的最大时钟频率为230 MHz,不仅在运算速度和电路面积上具有一定优势,而且可以灵活地实现运算长度伸缩。     

高效椭圆曲线密码芯片的VLSI设计

根据素数域上椭圆曲线的点乘，提出了一种椭圆曲线密码芯片VLSI新结构和控制算法。针对其中的核心运算模乘，结合Montgomery算法，提出了一种改进的模乘器结构，有效降低了芯片的面积，提高了模乘的运算速度。该芯片具有面积小、速度快的优点，适合用于时钟频率低和存储空间受限的智能卡中。     

Digit-serial-in-serial-out systolic multiplier for Montgomery algorithm

This paper proposes a systematic design of a digit-serial-in-serial-out systolic multiplier for the efficient implementation of the Montgomery algorithm in an RSA cryptosystem. For processing speed, the proposed multiplier can also accommodate bit-level pipelining, thereby achieving sample speeds comparable to bit-parallel multipliers with a lower area. If the appropriate digit-size is chosen, the proposed architecture can meet the throughput requirement of a specific application with minimum hardware. The new digit-serial systolic multiplier is highly regular, nearest-neighbor connected, and thus well suited for VLSI implementation.     

视频插值算法及其VLSI结构实现

提出一种基于三角分析和高频补偿的视频插值算法及其VLSI实现方法。三角分析能够检测并保护视频图像中的边缘信息;高频补偿技术用来进一步改善插值结果图像的视觉效果。算法的规则性决定了对应的VLSI结构的规则性、紧凑性和视频信号处理的高速度。此算法和它对应的VLSI结构有实用价值。用CMOS工艺实现VLSI结构。仿真实验结果表明,用此算法获得的插值结果图像在主观视觉效果和客观评价指标上优于传统的插值算法。VLSI芯片工作在100MHz频率、1.98V电压下,此结构的功耗为18.96mW。     

Frequency-based multilayer neural network with on-chip learning andenhanced neuron characteristics

A new digital architecture of the frequency-based multilayer neural network (MNN) with on-chip learning is proposed. As the signal level is expressed by the frequency, the multiplier is replaced by a simple frequency converter, and the neuron unit uses the voting circuit as the nonlinear adder to improve the nonlinear characteristic. In addition, the pulse multiplier is employed to enhance the neuron characteristics. The backpropagation algorithm is modified for the on-chip learning. The proposed MNN architecture is implemented on field programmable gate arrays (FPGA) and the various experiments are conducted to test the performance of the system. The experimental results show that the proposed neuron has a very good nonlinear function owing to the voting circuit. The learning behavior of the MNN with on-chip learning is also tested by experiments, which show that the proposed MNN has good learning and generalization capabilities. Simple and modular structure of the proposed MNN leads to a massive parallel and flexible network architecture, which is well suited for VLSI implementation.     

一种高性能子字并行乘法器的设计与实现

提出了一种支持子字并行的乘法器体系结构,并完成了其VLSI设计与实现。该乘法器在16 bit阵列子字并行结构的基础上,扩展了有符号与无符号之间的混合操作,采用多周期合并技术,实现了32 bit宽度的子字并行,并支持子字模式的乘累加,同时采用流水线设计技术,能够在单周期内完成4个8×8、2个16×16或1个32×16的有符号/无符号乘法操作。0.18 μm的标准单元库的实现表明该乘法器既能减小面积又能提高主频,是硬件消耗和运算性能的较好折衷,非常适用于多媒体微处理器的设计。     

VLSI architectures for computing multiplications and inverses in GF(2m)

Finite field arithmetic logic is central in the implementation of Reed-Solomon coders and in some cryptographic algorithms. There is a need for good multiplication and inversion algorithms that can be easily realized on VLSI chips. Massey and Omura recently developed a new multiplication algorithm for Galois fields based on a normal basis representation. In this paper, a pipeline structure is developed to realize the Massey-Omura multiplier in the finite field GF(2m). With the simple squaring property of the normal basis representation used together with this multiplier, a pipeline architecture is developed for computing inverse elements in GF(2m). The designs developed for the Massey-Omura multiplier and the computation of inverse elements are regular, simple, expandable, and therefore, naturally suitable for VLSI implementation.     

GF（2m）上的一种可并行快速乘法器结构

在可重构的高位优先串行乘法器基础上,提出了一种GF（2^m）上可控制的快速乘法器结构。该乘法器增加了1个控制信号和7个两路选择器,在域宽小于最大域宽的一半时能利用现有硬件资源并行计算两个乘法。该乘法器结构电路复杂度低,能利用现有存储空间并行计算,并能扩展应用于串并混合结构中。这种乘法器适合存储空间小、低硬件复杂度的可重构密码系统VLSI设计。     

一种伪流水线型椭圆曲线双标量乘法的FPGA实现与验证

一些重要的椭圆曲线密码算法需要计算两个输入无关的椭圆曲线标量乘法,以缩短这些算法的计算时间为目的,提出了一种伪流水线型椭圆曲线双标量乘法VLSI体系结构.并对该结构在GF(2163)上对进行FPGA实现与验证.针对此结构还设计了一种字长为w的伪流水线型字串行GF(2m)乘法器.结果显示,该系统可以在较高的时钟频率下使用约4[-m/w]-(m-1)个时钟周期数完成输入无关的双椭圆曲线标量乘法计算.和近期其他文献的结果比较,这种VLSI结构计算双椭圆曲线标量乘法使用时钟周期数最少,性能最高.     

二维翻转结构9/7离散小波逆变换研究与VLSI实现

采用提升结构的二维9/7离散小波逆变换模块是高清图像解码显示和实时处理的关键支撑技术。为实现电路模块的整体优化,在提升结构二维9/7离散小波逆变换标准算法的研究基础上,通过分析图像数据的输入输出顺序,结合器件模型提出一种翻转结构的优化算法。进一步地,给出了所提算法的一种多核并行VLSI结构：通过流水线技术将关键路径降为一级乘法器延迟;通过重组织数据流,处理N×N大小的图像仅需4N的中间缓存,从而在提升该模块速率的同时降低了中间缓存。基于Sparten6-xc6slx150t FPGA进行综合验证,结果表明该模块可稳定运行于166.34 MHz时钟速率。