基于MBIST的多片SRAM联合测试实现

现代ASIC设计中,存储器特别是SRAM的使用必不可少,用于存放大量数据.在稍微大的电路设计中,可能会需要多片不同大小的SRAM以配合整体工作.用EDA软件当然能够生成对应的MBIST电路代码,但多片SRAM会产生多个这样的控制电路,这无疑产生了不必要的浪费.从自身设计的单片SRAM的MBIST电路出发,基于此提出只用一个MBIST控制电路实现多片不同大小SRAM联合测试的方案,并给出综合报告以及其仿真结果.     

基于共享总线结构的存储器内建自测试电路

随着片上系统处理的数据增多,数据存储器测试逻辑相应增加,在保证测试功能的同时减小测试电路面积是当下急需解决的问题。基于共享总线结构的存储器内建自测试(MBIST)电路,通过将多个存储器引脚信号进行复用的方式,对存储器进行层次化设计,将物理存储器拼接组成逻辑存储器模块,再整合多个逻辑存储器成为一个大的存储器集模块,MBIST控制器针对存储器集进行MBIST,从而减少测试逻辑数量以达到减小测试电路占用面积的目的。通过实验证明,该结构可以满足MBIST相关需求,相较于针对单颗存储器测试的传统MBIST电路面积减小了21.44%。该方案具有良好的实用性,可以为相关存储器测试设计提供参考。     

SOC中多片嵌入式SRAM的DFT实现方法

多片嵌入式SRAM的测试一般由存储器内建自测试MBIST设计来完成。为了迎接多片SRAM的测试给DFT设计带来的挑战。文中以一款基于SMIC 0.13um工艺的OSD显示芯片为例,从覆盖率、面积、测试时间、功耗等方面分析了多片SRAM的MBIST设计,提出了一种可实现多片SRAM的快速高效可测试设计实现方法。     

一种Mbist新型算法March 3CL的设计

制造工艺的不断进步,嵌入式存储器在片上系统芯片中的集成度越来越大,同时存储器本身也变得愈加复杂,使得存储器出现了一系列新的故障类型,比如三单元耦合故障.存储器內建自测试技术是当今存储器测试的主流方法,研究高效率的Mbist算法,是提高芯片成品率的必要前提.以SRAM的7种三单元耦合故障为研究对象,通过分析故障行为得到三单元耦合的72种故障原语,并且分析了地址字内耦合故障的行为,进而提出新的测试算法March 3CL.以2048X32的SRAM为待测存储器,利用EDA工具进行了算法的仿真,仿真结果表明,该算法具有故障覆盖率高、时间复杂度低等优点.     

基于March C＋改进算法的MBIST设计

针对SRAM内建自测试（MBIST）,介绍几种常用的算法,其中详细介绍March C＋算法,在深入理解March C＋算法的基础上对其提出改进,以此提高MBIST的故障覆盖率。并且利用自顶向下设计方法,Verilog HDl设计语言、设计工具等设计MBIST电路及仿真验证,证明了本设计的正确性和可行性。     

GPS基带芯片中存储器的可测性设计

GPS基带芯片中嵌入的存储器采用存储器内建自测试(Memory Built-in-Self-Test,MBIST)技术进行可测性设计,并利用一种改进型算法对存储器内建自测试电路的控制逻辑进行设计,结果表明整个芯片的测试覆盖率和测试效率均得到显著提高,电路性能达到用户要求,设计一次成功.     

嵌入式存储器MBIST设计中内建自诊断功能研究

针对大规模嵌入式存储器可测性设计技术——存储器内建自测试（MBIST）中的故障诊断问题,介绍了MBIST设计的扩展功能——存储器内建自诊断（MBISD）。在引入存储器内建自测试的基础上,详细分析了存储器内建自诊断模块根据输出故障信息自动分析器件失效原因、并对失效单元进行故障定位和识别的基本原理及其中的关键算法,并用一块SRAM的MBIST设计（采用Mentor公司的MBISTArchitect完成）中的MBISD具体实例进行了仿真验证。存储器内建自诊断的应用,大大提高了存储器的成品率。     

基于March X算法的SRAM BIST的设计

针对LS-DSP中嵌入的128kb SRAM模块,讨论了基于March X算法的BIST电路的设计.根据SRAM的故障模型和测试算法的故障覆盖率,讨论了测试算法的选择、数据背景的产生:完成了基于March X算法的BIST电路的设计.128kb SRAM BIST电路的规模约为2000门,仅占存储器面积的1.2%,故障覆盖率高于80%.     

一种基于存储器故障原语的March测试算法研究

研究高效率的系统故障测试算法,建立有效的嵌入式存储器测试方法,对提高芯片良品率、降低芯片生产成本,具有十分重要的意义.从存储器基本故障原语测试出发,在研究MarchLR算法的基础上,提出March LSC新算法.该算法可测试现实的连接性故障,对目前存储器的单一单元故障及耦合故障覆盖率提升到100%.采用March LSC算法,实现了内建自测试电路(MBIST).仿真实验表明,March LSC算法能很好地测试出嵌入式存储器故障,满足技术要求.研究结果具有重要的应用参考价值.     

MIC总线控制器中存储器的可测性设计

MIC总线控制器远程模块专用集成电路内部嵌入的存储器采用了存储器内建自测试技术（Memory Built—in—Self Test，MBIST），以此增加测试的覆盖率，同时MBIST还具有故障自动诊断功能，方便了对宏模块的故障定位和产生针对性测试向量。本文将介绍用于嵌入式存储器设计的MBIST技术，并结合MIC总线控制器远程模块专用集成电路对存储器的可测性设计（DFT）进行阐述。     

透过专利看微处理器的技术发展（十）——低功耗专利技术分析

在对几个重要EDA公司关于低功耗相关专利的调研基础上,本文分析了EOA行业的主要公司Cadence、Synopsys、Magma的低功耗技术,着重分析了Cadence的相关专利,包括申请年代与UPC分类,为了解EDA中的低功耗技术,进行产品研发提供线索和思路。     

耦合谐振带通滤波器的EDA设计

滤波器是合成频率源中重要的部件,通常用来充分抑制不需要的谐波和杂散,提取出需要的频率分量.随着计算机和EDA技术的迅猛发展,设计滤波器可以使用EDA工具进行仿真,其结果与实际情况非常接近.本文根据滤波器设计的基本原理,借助商用全波电磁场分析软件设计了几种形式的同轴腔体带通滤波器,过程简单,设计周期短,实测结果也比较理想.     

SOC中的MBIST设计

随着超大规模集成电路的发展,设计的集成度越来越高,基于IP的SOC设计正在成为IC设计的主流.为了确保SOC的功能正确,可测性设计(Design for Test,简称DFT)显得尤为关键.DFT设计包括扫描设计、JTAG设计和BIST设计.另外,当前SOC芯片中集成了大量的存储器,为了确保存储器没有故障,基于存储器的...     

Calibrating simulation tools for nanometer designs

Next-generation silicon processes will challenge system-on-a-chip (SOC) designers to increase the accuracy of the data they feed to their high level tools. Minimum circuit features of 250 nm (0.25 μm) or below are demanding. The tools that simulate them will need transistor models and interconnect parameters that reflect nothing less than the actual physical properties of the process in which ICs are to be manufactured. These silicon-calibrated models can then pass their accuracy on to capable transistor-level simulation tools. Silicon calibration calls for for tighter relationships and more effective communication than is now found among silicon foundries electronic design automation (EDA) companies, and IC design groups. The EDA tools must be regularly updated, to equip design engineers to cope with the challenges of nanometer design. Although simulation tools may never predict silicon behavior with 100 percent accuracy, EDA tool vendors and IC fabrication facilities share a responsibility to calibrate their tool suites as closely as possible with actual silicon     

SOC芯片DFT研究与设计

文章首先介绍了SOC系统的DFT设计背景和DFT的各种测试机理,包括基于功能的总线测试机理、基于边界扫描链的测试机理、基于插入扫描电路的测试机理以及基于存储器自测试的测试机理。然后以某专用SOC芯片为例提出了SOC电路的DFT系统构架设计和具体实现方法。主要包括：含有边界扫描BSD嵌入式处理器的边界扫描BSD设计,超过8条内嵌扫描链路的内部扫描SCAN设计,超过4个存储器硬IP的存储器自测试MBIST,以及基于嵌入式处理器总线的功能测试方法。最后提出了该SOC系统DFT设计的不足。     

基于40nm超大规模SoC芯片存储器测试电路设计与实现

摘要：针对超大规模SoC（System on Chip）芯片中存储器的测试需求,首先分析存储器测试中存在的主要问题,包括新故障模型和新算法的需求、对电路性能的影响、以及测试成本的增加等。针对上述问题,存储器测试电路设计中,综合考虑PPA（Power Performance Area）等多个设计因素优化测试电路,包括BIST（Build-in-Self Test）电路布局、数量、时序、存储器布图规划等。最后在一款40nm量产SoC芯片上,应用Mentor Graphics公司LV（Logic Vision）流程实现了测试电路设计,实验结果证明本方案的可行性和有效性。     

基于EDA技术的数字电子技术虚拟实验系统探究

文章针对如何提高数字电子技术实验课程的实践性问题,介绍了EDA技术及多种主流EDA设计工具,比较了多种EDA软件实现数字电路的方法和各个软件实现的侧重点。提出了基于EDA技术的虚拟实验系统框架的构建设想,介绍了实验主框架和各个具体实现模块。