电源噪声对PLL输出特性影响分析

近几十年来,微电子技术和无线电通讯技术得到了飞速的发展。锁相环在倍频、频率合成、调制解调等方面得到了广泛的应用。锁相环输出抖动是衡量锁相环性能优劣的关键指标之一,电源电压的不断降低和数据传输速率不断提高,使得电源电压噪声对锁相环输出抖动的影响也越加重要,因此急需一个可以预测电源电压对锁相环输出抖动影响的参数模型。本文论述了锁相环输出抖动对电源电压灵敏度的概念,此灵敏度概念可以预测特定频率和幅值下电源电压对应的输出抖动。由于锁相环的应用背景各不相同,导致锁相环的结构也不尽相同。本论文主要针对于电荷泵锁相环进行研究,其中VCO采用LC交叉耦合结构。本论文提供的研究锁相环电源电压噪声对输出抖动影响的方法,为研究其它结构的锁相环噪声性能也提供了新的思路。     

GGM太阳能直放站的研究与应用

文中对太阳能直放站系统进行了总体分析,设计出单一模板直放站系统电路,并进行系统信道频率测试,此系统具有增益高和输出功率稳定可调的优点。     

2004年吉林省大学生电子设计竞赛电压控制振荡器(F题)

本系统主要由电源、锁相环振荡器和稳幅电路三部分组成。实现了题目给定的基本要求,并出色地完成了设计任务的发挥部分。电路采用单片集成振荡器(MC1648)、变容二极管等组成压控振荡器产生正弦波;利用单片机(89C51)控制集成锁相环(BU2614)进而控制压控振荡器得到高频率稳定度的输出信号;利用振荡器内部AGC电路自动控制振荡器增益,稳定输出幅度;采集并显示输出信号幅度。键盘预置频率值以及振荡频率步进值,能根据需要设置不同的步进值。采用液晶显示输出频率、峰峰值,界面友好并有效降低系统功耗。多路输出的电源装置供给系统稳定运行所需各类电源。制作工艺特点是高频及部分低频电路采用印刷电路板,减小分布参数以及介质损耗对系统工作稳定性的影响。采用集成锁相环芯片进行振荡频率闭环控制,频率输出稳定度大大提高。     

光伏并网逆变器中锁相环的比较研究

可再生能源发电的背景下,光伏太阳能将成为世界上最大的清洁能源来源之一。要将光伏系统产生的电能连接到电网,要求输出电压在振幅、相位和频率上与电网同步。其中,正是锁相环负责系统的同步工作。文章比较了同步参考系锁相环、二阶广义积分器锁相环、增强型锁相环和正交锁相环4种锁相环结构,并对各锁相环结构的谐波抑制能力进行了评估。     

热带季风气候下的太阳能通信设备供电系统

热带季风气候的主要贴点是全年高温,降水季节差异大,而通信设备直放站在实际工作过程中需要保证稳定电源的持续供给。由于直放站经常建在国外某些市电未覆盖地区,须采用太阳能供电系统。本文以我司在老挝万象架设的48V20W的光纤太阳能直放站为例进行分析。     

一种2.4-GHz全集成双环路频率综合器的设计

根据不同锁相环频率综合器架构各自的优缺点,选择了双环路锁相环结构以获得低相位噪声和快速锁定时间。采用0.18μm CMOS工艺设计了一款2.4 GHz全集成双环路锁相环频率综合器,由主锁相环和参考锁相环环路构成。采用MATLAB和SpectreRF对锁相环系统的相位噪声、锁定时间进行了仿真,得到主锁相环输出频率为在2.4 GHz时,相位噪声为-120 dBc/Hz@1 MHz,功耗为10 mW,电源电压为1.8 V。频率范围为2.4 GHz至2.5 GHz,RMS相位误差为1°,锁定时间为5μs。     

锁相环频率合成器最优环路带宽的选取

锁相环频率合成器环路带宽值的选取直接影响其输出相位噪声。基于此,本文首先介绍了锁相环的基本组成部分,然后分析了晶振、集成锁相芯片和压控振荡器相位噪声对频率合成器环路输出端的噪声影响,从而导出了最优环路带宽计算公式。并且通过基于PE3236芯片的频率合成器的输出相位噪声测量对最优环路带宽公式正确性进行了验证。结果表明:当根据最优环路带宽公式取值时,锁相环频率合成器的输出相位噪声满足实际应用需求。     

基于74HC4046新型频率跟踪电路的研究

频率跟踪是超声波电源的一个重要特性.讨论了超声波清洗机中自动频率跟踪的必要性,在介绍超声波清洗机的主电路原理、PLL锁相环原理的基础上,利用单片机检测超声电源负载的电流、电压的相位差,从而改变74HC4046的输出频率,完成了变步长频率跟踪软件设计.结果表明,该系统具有很好的频率跟踪性能.     

WCDMA无线直放站的Σ-Δ小数分频锁相环设计

根据WCDMA无线直放站锁相环的特点,结合Σ-Δ调制小数分频锁相环 噪声低、分辨率高、步进小的优点,给出了一种适用于WCDMA无线直放站的基于Σ-Δ调制小 数分频锁相环,并采用ADS工具对系统进行了仿真。仿真证明了基于Σ-Δ调制小数分频的WC DM A无线直放站锁相环模型的正确性,对WCDMA无线直放站锁相环设计有一定的指导意义。     

一种用于脉冲式超宽带接收机的低抖动，低杂散多相输出锁相环

本文提出了一种用于脉冲式超宽带接收机的低抖动,低杂散多相输出锁相环。为了同时满足低抖动、低功耗和输出多相时钟这些需求,该锁相环基于一个环形振荡器结构。为了提高多相时钟的时间精度和相位噪声性能,设计了一个改善了噪声和匹配特性的压控振荡器。在设计中,通过良好的匹配电荷泵和仔细选择环路滤波器带宽来抑制参考频率杂散。测试结果表明,当载波频率为264 MHz时,1 MHz失调频率下的相位噪声为-118.42 dBc/Hz,均方根抖动为1.53 ps,参考频率杂散为-66.81 dBc。该芯片采用0.13 µm CMOS工艺制造,1.2 V电源电压下功耗为4.23 mW,占用0.14 mm2的面积。     

采用PLL技术的合成频率源设计

介绍分频锁相频率合成技术.通过对锁相环工作过程及相位噪声等的基本原理的分析,采用PLL技术成功设计了1.8 GHz锁相频率源.在该锁相源中分频鉴相器采用ADI公司的ADF4118,VCO采用M/A-COM公司的ML081100-01850,低通环路采用三阶RC低通滤波器.其相位噪声为-75dBc/kHz、杂散抑制为-85dBc.实验测试获得了较好的技术指标,能满足现代移动通信C网和G网射频子系统对本振源的要求.     

锁相环在光伏发电系统中的应用

锁相环是光伏发电系统并网的重要环节。锁相环的主要作用是输入与输出信号的频率相等时,输入、输出电压保持固定的相位差值,即输出与输入电压的相位被锁定。文中从锁相环的概念入手,介绍了锁相环3部分的工作过程。在结合锁相芯片CD4046实现对采集电压信号频率及相位数据的锁定,并通过锁相和失锁的信号输入逆变器。当光伏发电系统中逆变器输出的电压相位、频率和幅值严重偏离正常并网值时,可报警输出开关量值,发出报警并通过隔离开关使电网分离。     

基于小数分频的锁相环设计

锁相环电路广泛应用于现阶段集成电路芯片中,由于需要较高的输出频率解析度,小数分频的锁相环得到了越来越多的关注。但是小数分频调制器会引入较大的噪声,因此如何降低系统噪声、提供高性能相位噪声的锁相环成为现阶段研究的重要课题。文章给出了基于小数分频技术的锁相环设计与噪声分析,分析了各个主要模块的设计要求与优化方法。芯片在SMIC流片制造,采用了0.13μm逻辑工艺,从样片的测试结果来看,Sigma-Delta模块的噪声得到了较好的抑制,满足了预先的设计要求。     

All-digital reverse modulation architecture based carrier recoveryimplementation for GMSK and compatible FQPSK

A carrier recovery circuit implementation with an all-digital reverse modulation approach for coherent detection in the GSM/GMSK system as well as the GMSK compatible improved efficiency cross-correlated FQPSK system is presented. The proposed carrier recovery implementation utilizes all-digital reverse modulation circuit in a feedback loop to remove the modulated signal from the received intermediate frequency (IF) signal and to estimate the phase error of this carrier signal using a phase-locked loop (PLL). The digital reverse modulation approach avoids the multipliers required in an analog reverse modulation design, so that it can be implemented in a single chip FPGA. Hardware implementation of the coherent detection demonstrates that cross-correlated FQPSK is completely compatible with GMSK in the system performance and the receiver structure for GSM. Experimental performance evaluations show that the proposed carrier recovery circuit provides a Bit Error Rate (BER) performance within 0.3 dB in a non-linearly amplified channel corrupted by additive white Gaussian noise (AWCN) as compared with the simulated performance of the GSM/GMSK system     

一种基于温度和PZT双控制的光锁相技术研究

对空间相干光通信系统进行了简单描述,对相干光锁相环(OPLL)技术进行了详细的分析,提出了一种基于激光器温度控制和PZT腔长控制的激光锁相技术。该技术集双重控制体系于一体,和传统OPLL相比,具有更快的频率扫描速度、更高的相位灵敏度。实验证明,该技术在空间相干光通信解调中大大地提高了系统效率。     

基于MC35的GSM直放站远程监控系统

在对GSM移动通信系统和直放站系统理论分析基础之上,重点介绍了基于MC35的直放站监控系统主控板软硬件的设计、实现。主控板作为监控系统的核心部分有着重要的作用,他要对直放站各功能模块进行监控管理,包括对直放站状态的查询、功放开关及ATT的设置并及时地将直放站的工作状态通过MC35模块主动上报给远端的监控中心。     

Phase-Locked Loops with Signal Injection for Increased Pull-In Range and Reduced Output Phase Jitter

Second-order phase-locked loops with signal injection (PLLI's) have orders of magnitude larger pull-in ranges than conventional second-order PLL's with identical natural frequencies and damping factors. The PLLI utilizes a little-known characteristic of the Van der Pol oscillator, and for practically no additional hardware the pullin range is increased sufficiently to eliminate in many cases the need for crystal control of the voltage-controlled oscillator (VCO). In nonlinear systems (e.g., a retiming chain of a digital repeater) where the in-phase and in-quadrature noise components are correlated, the PLLI in addition features a significant reduction in output phase jitter. A 44.6MHz PLLI, designed for timing recovery in a fiber optic repeater, has 8.4-kHz conventional minimum jitter bandwidth. To reduce time jitter accumulation in a chain of repeaters, the damping factor was increased to 4 resulting in aQof 1300. The pull-in range of this loop is 9.6 MHz compared to 18 kHz for the same loop without signal injection. The static phase error ispm 0.6degfor ± 0.3 MHz oscillator drift. By injecting with 18° phase lag, the PLLI can take advantage of the correla tion between amplitude and phase noise components and the total output phase jitter is reduced by 10.5 dB due to destructive interference.     

CMOS毫米波低相噪级联双锁相环频率综合器设计北大核心

采用65 nm CMOS工艺，设计了一种低相噪级联双锁相环毫米波频率综合器。该频率综合器采用两级锁相环级联的结构，减轻了单级毫米波频率综合器带内和带外相位噪声受带宽的影响。时间数字转换器采用游标卡尺型结构，改善了PVT变化下时间数字转换器的量化线性度。数字环路滤波器采用自动环路增益控制技术来自适应调节环路带宽，以提高频率综合器的性能。振荡器采用噪声循环技术，减小了注入到谐振腔的噪声，进而改善了振荡器的相位噪声。后仿真结果表明，在1.2 V电源电压下，该频率综合器可输出的频率范围为22～26 GHz,在输出频率为24 GHz时，相位噪声为-104.8 dBc/Hz@1 MHz,功耗为46.8 mW。