EDA分布式计算变得越来越重要

我们提倡加强EDA和制造之间的联系,正如布线-布局与综合过去是两种不同的工作一样,隔阂始终会存在.由于时序和信号完整性问题相伴而存,我们不得不把它们紧密结合起来,以便计算出确切的延迟、功率和信号间的串扰,从而保证信号的完整性.只有在逻辑设计过程中考虑物理特性,才有可能做到这一点.     

高速PCB设计中信号完整性的仿真与分析

讨论了高速PCB设计中涉及的定时、反射、串扰、振铃等信号完整性（SI）问题,结合CADENCE公司提供的高速PCB设计工具Specctraquest和Sigxp,对一采样率为125 MHz的AD／DAC印制板进行了仿真和分析,根据布线前和布线后的仿真结果设置适当的约束条件来控制高速PCB的布局布线,从各个环节上保证高速电路的信号完整性。     

H.264图像解码芯片的布局布线设计

集成电路工艺发展到深亚微米阶段,IC设计向高速、高复杂度方向发展,物理设计也要满足更加严格的要求.布局布线设计成为集成电路设计的一个关键步骤.本文以一个实际设计为例阐述了在集成电路EDA设计工具的辅助下布局布线的具体实现方法,通过对设计结果的分析,解决了布线拥塞、时序收敛以及信号完整性等问题.该芯片最后达到设计预定的性能指标并交付流片.     

MCM高速电路布局布线设计的信号完整性分析

随着封装密度的增加和工作频率的提高，MCM电路设计中的信号完整性问题已不容忽视。本文以检测器电路为例，首先利用APD软件实现电路的布局布线设计，然后结合信号完整性分析，对电路布局布线结构进行反复调整，最后的Spectra Quest软件仿真结果表明，改进后的电路布局布线满足信号完整性要求，同时保持较高的仿真精度。     

利用Astro-Rail分析FFT芯片的功耗和电源完整性

本文介绍如何使用Synopsys公司的Astro-Rail工具对采用SMIC0.18μmCMOS工艺、已完成布局布线的FFT芯片进行功耗分析、电压降分析和电迁移分析。通过在电压降图和电迁移图中用不同的颜色来显示不同区域的电压降和电迁移情况,可判断出最有可能出现问题的区域。文中利用功耗分析证明了电源和地PAD对的数目符合要求,利用电压降分析和电迁移图证明了电源环和电源条的布置符合工艺要求。     

高速电路中的信号完整性及仿真

为在高速数字系统设计中,随着数字电路工作频率的提高,信号完整性问题变得无处不在,对电路稳定性影响巨大。针对高速PCB设计要求讨论了设计中涉及的延迟、反射、串扰等信号完整性问题,分析了各种破坏信号完整性的原因,并提供了改善信号完整性的对策。通过采用Cadence/SpecctraQuest仿真工具对一ARM9核心板电路板中的高速SDRAM时钟信号线的布局布线后的仿真,给处了由于没有阻抗不匹配造成设计失败的实例,重点分析了高速电路板中存在的阻抗匹配问题,并给出了利用Cadence/SpecctraQuest解决信号完整性问题办法。     

关于高速PCB中多路串行RapidIO应用分析

随着新的高速芯片的应用,信号的工作频率越来越高,怎样在高速PCB中保证信号完整性设计已经成为工程设计人员必须考虑的问题.本文介绍了信号完整性基本理论,对多路串行RapidIO应用进行了信号完整性分析,重点讨论了如何在高速PCB设计中布局、布线,保证多路串行RapidIO在传输过程中的阻抗匹配及抗干扰性.     

百万门系统级芯片的后端设计

采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使百万门级芯片版图设计师需深入物理设计,选用有效EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Synopsys公司Astro后端工具对一款百万门级、基于0.18μm工艺SoC芯片后端设计的过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。     

一款深亚微米ASIC芯片的后端设计

采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使芯片版图设计师需深入介入物理设计,选用有效的EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Cadence公司Soc Encounter后端工具对基于0.18μm工艺的ASIC芯片后端设计过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题,以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。     

Synopsys推出Galaxy设计平台并开放Milkway数据库

目前，先进的IC设计面临着以下四大挑战：时序收敛问题，信号完整性问题，复杂IC设计的管理问题，以及制造的收敛问题。应用多个单独设计工具将会引发相互间的矛盾，因此，业界亟需整合型的设计工具解决方案。设计师在进行IC设计时要进行时序分析工作，这包括逻辑综合、设计规划、物理综合、布局布线以及参数的提取。对0.18mm以下的设计，时序问题非常重要。在0.13mm以下时，由于要考虑信号串扰的影响，若有问题，则需及时进行修复，故信号完整性问题必须注意；在此特征尺寸下的设计中，数据传输变得复杂起来，因此一个统一的数据库对工…     

深亚微米SOI工艺SoC设计中天线效应的消除

深亚微米SOI片上系统芯片(SoC)因其工艺特性,按照常规的布局布线(PNR)流程,出现了约一万个天线效应违规。介绍了一种在布局布线阶段不插入反偏二极管就可以消除大量天线效应违规的优化迭代流程。通过对天线效应的产生以及天线比率公式的分析,从线长和栅面积角度考虑天线效应的修复,结合自动布局布线设计工具SoC Encounter对这些因素的控制,可以在布局布线阶段消除天线效应的违规,并能与版图验证的结果保持一致。在一款通用抗辐照SoC芯片的设计中,应用该优化流程在布局布线阶段消除了设计中的天线效应违规,有效节约了芯片整体设计时间。     

针对一种岛式FPGA布局布线方法的研究与改进

针对一种岛式FPGA(Field Programmable Gate Array)芯片VS1000的架构,开发了一种布局布线工具VA,该工具在VPR的基础上做了两方面改进.第一,在传统布线算法的布线资源图基础上建立了全局信号布线资源图,完成了对全局信号的布线,使全局信号布线与其他信号布线独立起来,以达到减少全局信号相对延时和节省通用布线资源的目的.第二,提出了两种新的布线顺序:高扇出线网优先和高关键度线网优先.实验结果表明,对于标准测试电路,高扇出优先的布线顺序平均可减少21.8%的迭代次数,高关键度优先的布线顺序平均可减少22.3%的关键路径延时.     

高速PCB设计研究

在高速PCB设计中,即需要兼顾信号完整性,保证信号质量,又需要针对EMI干扰,按照减小电磁干扰的要求进行设计,甚至还需要考虑静电放电的保护等要求.本文针对以上高速PCB设计要求,按照PCB的设计流程,研究了PCB的叠成选择,元器件的分组和布局,PCB的布线理论等方面的高速PCB的设计技术.     

基于SRAM乒乓缓存信号完整性分析

为保证电子学系统运行的可靠性,分析电路芯片间传输信号的时序和质量至关重要。基于一块航天应用的图像数据压缩电路,在电路设计、调试过程中引入信号完整性设计方法学,对电路关键网络乒乓缓存电路进行信号完整性分析。在layout前利用Hyperlynx软件对电路进行前仿真得出FPGA的管脚约束和布局布线约束,在layout后利用Ansys软件对电路进行后仿真观察布线后信号波形和时序,电路板实际加工后测量信号的波形与仿真结果一致,电路设计一次通过,大大缩短了电路的调试时间,对类似设计有一定的借鉴意义。     

基于电磁兼容的高速无线节点PCB设计与仿真

在无线节点PCB的设计过程中,由于存在高速电路,所以不可避免的会出现电磁兼容问题.对自动布线后的信号线进行仿真发现反射和串扰对信号的影响较大.根据电磁兼容布局布线原则对出现问题的信号线手动调整参数重新布线,调整后再一次进行仿真,此时反射和串扰得到了有效的抑制.由此可见,根据电磁兼容设计原则手动布线后的PCB性能优于自动生成的PCB布线设计.     

基于Cadence的DDRⅡ仿真设计

针对DDRⅡ设计中高速信号的完整性和时序匹配问题,使用EDA工具Cadence仿真设计了DDRⅡ存储器的印制板。通过Cadence软件建立DDRⅡ信号拓扑结构、仿真信号的串扰、码间干扰、过冲等与信号质量相关的参数,从仿真波形中可以测量出与信号时序相关的参数,从而计算出信号的时序裕量,并为DDRⅡ信号设置约束进行布线。布线完成后,使用Cadence软件进行板后仿真,验证DDRⅡ信号的完整性和时序关系。并根据仿真结果,总结出部分设计规则。     

双输出FPGA基本逻辑单元结构的布局布线影响研究

FPGA基本逻辑单元结构对其性能有着巨大的影响.采用实验的方法,基于三种不同的FPGA内基本逻辑单元(BLE)结构,分别对一系列的基准电路进行装箱和布局布线,研究了不同BLE结构对FPGA布局布线性能的影响.研究揭示了不同BLE结构对布局质量,布局、布线延时和面积有较大的影响,BLE_C结构在布局、布线延时和面积上有较好的优化效果.实验结果对FPGA的结构设计以及相应EDA工具的设计具有参考意义.     

用于宏单元阵列的自动布局算法

本文针对宏单元阵列的特点,提出了构造布局和布局改善同时进行的布局算法和以布局均匀和信号网分布均匀为主要目标的多目标布局评价函数.它在布局过程中就考虑到布局对布线的影响,并自始至终地把总体布线的思想恰如其份地和布局问题结合起来.另外,比以在的算法增加了以局部区域通道布线密度下降为目标的通道布线密度均匀化处理,从而极大地减少了由于局部区域拥挤而造成整个布图失败的可能性.实用结果表明该算法的布局效果是良好的.     

USB3.0接口的信号完整性研究

为了减少USB3.0接口在数据传输过程中产生的反射、串扰等信号完整性问题,通过Cadence SI软件建立和仿真USB3.0接口模型,将设计结果约束驱动布局、布线,使USB3.0接口具有良好的电磁兼容性.首先,论文进行了高速有损信号线的建模分析工作;然后,研究如何建立正确的USB3.0拓扑结构,使用仿真软件改变不同的布线布局策略,得到了不同条件下的仿真结果.仿真结果表明:通过仿真建立的约束规则,既能满足工业生产要求,又能保证接口电路设计满足USB3.0 EMI规范标准,降低了高速数据传输设备应用USB3.0技术难度.     

基于Cadence的数据采集系统信号完整性仿真与优化

摘要: 本文主要介绍高速数据采集系统工作原理以及设计中存在的信号完整性问题,使用EDA工具Cadence设计数据采集的印制板。通过Cadence软件建立关键信号拓扑结构,进行串扰、布线等与信号质量相关的参数仿真, 从仿真波形中可以测量出与信号时序相关的参数,根据仿真结果对PCB板布线进行优化,总结出部分设计规则。