一种电子系统认证芯片的电源规划

为了对所开发的电子产品进行保护,采用ASIC的方法设计基于硬加密技术的电子系统认证芯片。在后端物理设计中,为了使最终的芯片实现面积优化且满足功耗、时序等要求,采用预设计的方法对芯片进行功耗预估与布线拥塞分析。根据分析结果提高了芯片利用率,并针对预设计中存在的电压降（IR Drop）违规进行了详细的电源规划．包括全局电源网络的连接、电源环和电源条的设计．最终满足了功耗要求,实现了时序收敛以及面积优化。     

Blast Rail Magma提供正确创建电源网格的解决方案

概述 随着袖珍型电池供电的电子产品的日益增多,要求数字集成电路的功耗越来越小.对于大规模的复杂的片上系统来说,如何获得最小功耗,又不影响性能的电源网格是设计者们面临的主要挑战之一.进入0.18微米的工艺之后,必须在设计中考虑电压降和电迁移效应,这些效应与芯片的时序和信号完整性密切相关,例如串绕效应既会产生噪声信号,又会影响延时.传统的功耗及信号完整性的分析工具与布局布线的工具工作在不同的环境中,通常会在布局布线以后造成多次的、极耗时的反复.     

深亚微米下芯片电源网络的设计和验证

随着芯片集成度的逐渐提高，芯片单位面积所消耗的功耗也越来越大，因此，可靠的电源网络设计和验证已成为芯片设计成败的关键因素之一。在以往。集成电路（IC）设计工程师往往根据经验来设计电源网络，但工艺到0．18um，这往往会引起芯片功能失效。根据这个问题。本文首先介绍电压降（IR-Drop）和电子迁移率（Electro-migration）现象和对芯片性能的影响；其次，提出一种有效的电源网络设计和验证方法，并在芯片的物理设计初期对电源网络作可靠性估计；最后，经过椭圆曲线加密芯片（ECC＆RSA）的流片，表明采用该方法设计的芯片，工作情况良好。     

基于VCD文件的动态电压降分析流程概述

随着先进工艺的发展,动态电压降成为必须考虑的因素。本文介绍了动态电压降的分析流程,采用Redhawk作为分析工具对一款SOC测试芯片进行动态电压降分析。分析结果表明该芯片动态电压降满足设计要求,并给出了改善动态电压降的几种技术手段。     

超高压BCD工艺中多晶硅电阻的可靠性分析及实现

多晶硅电阻由于其独特的温度特性及电迁移效应,阻值受温度和电流的影响很大,针对应用于超高压BCD工艺中的多晶硅电阻,其可靠性需进行特别分析和设计。通过对0.18μm 700 V BCD工艺中不同掺杂浓度多晶硅电阻的测试与分析,结合多晶硅结构、导电机制、焦耳热效应及电迁移理论,分析了焦耳热和电迁移对多晶硅电阻的影响,并实现了高压BCD工艺中高可靠性的多晶硅电阻。     

层状结构铁电薄膜中频率对界面电位降的影响

利用准分子激光原位沉积方法制备了层状结构铁电薄膜,借助HP4192A低频率阻抗分析仪对样品的C－V特性进行了测试,对同一频率下不同结构的铁电薄膜的界面电压降及不同频率下同一结构的铁电薄膜的界面电压降进行计算。结果表明,在同一频率下不同结构的铁电薄膜其界面电压降不同,同一结构的多层铁电薄膜在不同频度下其界面电压降也不同。不同的耗尽层厚度导致了界面电压降的不同。     

晶上系统电源分配网络建模及IR-drop研究

为预测和评估晶上系统电性能，提出了一种结合电磁和分析模拟的晶上系统电源分配网络（PDN）建模方法。该方法将PDN结构划分为单独组件，用电磁工具和公式计算提取无源电阻、电感、电容参数后，按组件位置组装成等效电路模型。通过与三维全波仿真自阻抗曲线比较对模型进行了验证，并基于模型，用ADS研究了模组位置排布、垂直互连密度、芯片功耗及去耦电容对电压降（IR-drop）的影响。结果表明：模型自阻抗曲线与三维全波仿真基本吻合；在一定范围内，合理排布模组位置、增加垂直互连密度、减少芯片功耗、使用较大去耦电容能降低IR-drop，为晶上系统设计和制造提供了参考。     

一种低功耗高可靠上电复位电路的设计

设计了一种低功耗高可靠上电复位电路。为了减小阈值电压受工艺及温度偏差的影响,采用改进的Kuijk带隙基准源结构;同时,设计了带迟滞功能的双阈值电压检测电路,减小了电源噪声对电路输出的干扰。采用HHNEC 0.13μm CMOS工艺,对电路进行仿真。结果显示,在5V电源电压及典型工艺和温度下,整体电路消耗稳态电流为8.5μA;在不同的电压、工艺角及温度组合下,均实现了稳定可靠的上电复位和低电平保护功能,达到了设计要求。     

Cadence推出Voltus-Fi定制型电源完整性方案

正8月5日,Cadence公司在上海隆重举办年度CDNLive使用者大会。期间,Cadence宣布推出Voltus-Fi定制型电源完整性解决方案,芯片签收与验证部门产品营销总监Jerry Zhao向行业媒体具体讲解了新产品的特点。VoltusTM-Fi定制型电源完整性解决方案具备晶体管级的电迁移和电流电阻压降分析技术(EMIR),获得晶圆厂在电源签收中SPICE级精度的认证,从而创建了设计收敛的最快路径。新的解决方案     

软件/开发工具

正定制型电源完整性解决方案Cadence Voltus-Fi定制型电源完整性解决方案(Cadence Voltus-Fi Custom Power Integrity Solution)具备晶体管级的电迁移和电流电阻压降分析技术(EMIR),获得晶圆厂在电源签收中SPICE级精度的认证,从而创建了设计收敛的最快路径。新的解决方案采用Cadence Spectre APS(Accelerated Parallel Simulator)进行签收级别的SPICE仿真,提供业界一流的晶体管级精度,以满足在先进制     

小型熔断器电压降测试时间的确定

介绍了GB9364对小型熔断器的电压降测试的要求和影响电压降测试结果的六个因素。分析了测试时间对测试结果的影响,对不同电流的测试时间提出了建议。     

理想二极管控制器在电源“或”应用中免除了耗能的二极管-设计要点386

引言对于当今许多电子设备而育,为了在受到任何电源插拔操作的激励时自动地完成电源之间的切换,都必需借助某种方法。LTC4412通过提供一个低损耗和接近理想的二极管控制器功能而简化了PowerPathTM管理和控制。任何可以采用一个二极管“或”来实现电源之间切换的电路都会因采用LTC4412而获益。LTC4412理想二极管的正向压降远远低于常规二极管,而且,其反向漏电流也较小(见图1)。微小的正向压降减少了功耗和自发热,从而延长了电池的使用寿命。该器件的特点包括:受控外都MOSFET两端的电压降仅为20mV(典型值)元件数目小有助于抑制整体系…     

数字集成电路物理设计阶段的低功耗技术

通过一个图像处理SoC的设计实例,着重讨论在物理设计阶段降低CMOS功耗的方法.该方法首先调整PAD摆放位置、调整宏单元摆放位置、优化电源规划,得到一个低电压压降版图,间接降低CMOS功耗;接着,通过规划开关活动率文件与设置功耗优化指令,直接降低CMOS功耗.最终实验结果表明此方法使CMOS功耗降低了10.92%.基于该设计流程的图像处理SoC已经通过ATE设备的测试,并且其功耗满足预期目标.     

铜互连可靠性分析

在简要的对铜互连和铝互连进行了比较后,本文从材料特性和集成工艺两方面讨论了铜互连和铝互连对可靠性的不同影响,并详细的分析了一个关键的可靠性失效机理:电迁移(包括通孔损耗和连线损耗).最后讨论了影响铜电迁移的一些工艺要素,如通孔、阻挡层和覆盖层.     

一种用于无源射频识别标签的上电复位电路

提出了一种新型的低压低功耗上电复位电路。该电路利用MOS管多种二级效应,采用多种低压低功耗技术,满足降低功耗的需要。整个上电复位电路的静态功耗低于1μW,应用于1.8 V与1.2 V电源电压。设计采用SMIC 0.18μm EEPROM工艺,可应用于其他低电源电压以及低功耗要求的芯片设计。     

Cadence推出Voltus-Fi定制型电源完整性解决方案

正Cadence设计系统公司推出Cadence Voltus-Fi定制型电源完整性解决方案(Cadence Voltus-Fi Custom Power Integrity Solution),具备晶体管级的电迁移和电流电阻压降分析技术(EMIR),获得晶圆厂在电源签收中SPICE级精度的认证,从而创建了设计收敛的最快路径。新的解决方案采用Cadence Spectre APS(Accelerated Parallel Simulator)进行签收级别的SPICE仿真,提供业界一流的晶体管级精度,以满足在先进制程上复杂的生产工艺要求,它补充了Cadence Voltus IC电源完整性解决方案中全芯片、模块级电源签收工具,完善了公司电源签收的技术方案。     

一种降低直调电/光转换组件功耗的封装方法

为了降低直调电/光转换组件的功耗,以对组件的散热分析结论为基础,提出一种降低直调电/光转换组件功耗的封装方法,即对组件变形敏感的区域采用传统的柯伐合金材料,对半导体制冷器（TEC）底部要求快速散热的区域则采用热导率较高的金刚石铜材料。仿真与测试结果表明：所提出的方法可以降低TEC热端面与组件底面之间的温差、TEC的冷热两端面温差、TEC的电流和TEC自身产生的功耗;在工作温度为70℃时,电/光转换组件的单通道功耗从传统封装方式的2.875 W降低到1.25 W,功耗降低了56.5%。     

一种基于Brokaw带隙基准上电复位电路的设计

为了解决传统上电复位电路电源阈值电压受工艺和温度的影响,提出了以Brokaw带隙基准源为基础结构,由采样电路、电流比较电路和电平转换电路等模块组成的可实现精确复位的上电复位电路。增加带迟滞功能的设计,减小了电源噪声对输出电路的影响。采用0.5μm CMOS工艺并对电路进行仿真。结果显示该电路工作在5 V电源电压,典型工艺和温度下电源阈值为3.19 V,在不同的工艺和温度下对电源阈值的影响较小,误差范围在0.31%~4.7%。     

统计方法在电迁移测试数据分析比较中的运用

针对线上工艺的不同情况,如量产产品工艺监控、工艺改进的验证或者线上异常情况发生时的风险评估,仅进行常规的参数估计和寿命推算是不够的,需要对电迁移加速寿命测试的数据进一步分析。本文结合统计的方法,着重研究通过对X-MR图引入监控因子这个参数形成双控制线管制图来对于量产产品工艺稳定性进行评估,及早发现问题;通过引入T0．1的95％的置信区间来比较子批与母批（基线）,从而对工艺改进和线上异常发生时更有效的进行风险评估。     

一种用于卫星导航接收机的上电复位电路

利用工作在亚阈值区的带隙基准源和比较器电路提供高精度的比较基准,利用电流可控制的环形振荡器和可编程数字计数电路提供低静态功耗及可编程的上电延时时间,提出了一种适用于卫星导航接收机的高精度上电复位及电源监控电路。采用SMIC 0.18μm CMOS工艺流片验证,测试表明,电路在3.3V电源电压条件下静态电流为10μA,上电复位延时时间为200~400ms,触发电平为3V±2%。