亚阈值电路单元延时波动统计建模方法

集成电路产业的不断发展以及行业对高能效的不断追求使得工艺尺寸不断缩小，越来越多的电路工作在亚阈值区，工艺参数波动导致电路延时呈现非高斯分布。统计静态时序分析作为先进工艺下用于分析时序的新手段，采用将工艺参数和延时用随机变量表示的方法，可以加速时序收敛，显示预期成品率。文章主要研究了亚阈值电路单元延时波动的统计建模方法。分别对单时序弧和多时序弧的蒙特卡洛金标准数据进行建模研究。提出了单时序弧单元延时的分布拟合统计建模方法，其误差小于6.30%。提出了多时序弧单元延时人工神经网络统计建模方法，其误差小于4.95%。     

全定制单元时序模型的建立

随着集成电路规模的不断增大,工艺尺寸的不断缩小,各种短沟效应及互连效应对电路性能的影响日益加重,时序收敛成为设计者面临的最棘手问题之一。时序验证是对电路的时序特性进行分析,检查设计能否满足性能要求,它在验证工作中占有非常重要的地位,是辅助设计人员寻找电路性能瓶颈的最主要手段。针对静态时序分析(STA)的应用,本文提出了为全定制单元建立时序模型的方法。这个方法考虑了信号渡越时间和输出负载的影响,经实验证明这个方法是可行的。     

超高速专用集成电路的优化和可靠性设计

从电路逻辑方式、功能电流、制作工艺和单元电路结构几方面分析了专用集成电路的优化设计，并结合正交设计技术给出了最佳方案，针对电路常见的各种失效模式，提出了相应的改进措施，作为设计实例，采用正交设计技术对一种时序分配器进行优化和可靠性设计，获得了满意的效果。     

深亚微米ASIC设计中的时序约束与静态时序分析

在现代深亚微米专用集成电路(ASIC)设计流程中,为使电路性能达到设计者的预期目标,并满足电路工作环境的要求,必须对一个电路设计进行诸如时序、面积、负载等多方面的约束,并自始至终使用这些约束条件来驱动电路设计软件的工作.文中介绍了设计中所需考虑的各种时序约束,并以同步数字系列(SDH)传输系统中8路VC12-VC4 E1映射电路设计为例,详细说明了设计中所采用的时序约束,并通过静态时序分析(STA)方法使电路时序收敛得到了很好的验证.     

深亚微米SoC芯片物理设计中基于串扰的时序收敛方法

当芯片设计进入深亚微米，串扰效应引起大量的设计违规，尤其是对时序收敛产生很大的影响。实际上串扰对电路时序性能的影响非常难估计，它不仅取决于电路互联拓扑，而且还取决于连线上信号的动态特征。文章从串扰延时的产生原因开始分析，并提出了在O．18μm及以下工艺条件下对串扰延时进行预防．分析和修复的时序收敛方法。     

特性描述工具辅助创建SSTA库

为了应对工艺变动,同时在新型数字IC设计过程中实现性能、功耗和产量的最佳结合,IC设计业正在从静态时序分析(STA)工具转向统计性STA(SSTA)工具.     

组装工艺过程对瓷介电容器可靠性的影响

混合集成电路的组装工艺对片式电容器的性能会带来影响。本文对混合电路中片式电容器经过环境试验后的失效现象进行了分析，并提出了组装片式电容器的合理工艺，以提高其可靠性。     

集成电路封装热阻分析

集成电路热阻是集成电路特别是功率型电路的主要可靠性参数。在一定功率下,它决定了电路工作时的结温,在进行系统热设计、可靠性预计时都要考虑电路的热阻。集成电路热阻测试方法是我国微电子工业尚待解决的问题,也是当前研究重点之一。本文介绍采用统一热分布的标准芯片测试电路热阻的方法,并分析不同封装形式、不同粘片工艺、不同芯片面积以及不同生产厂对电路热阻的影响。     

工艺浮动下数字门电路延时建模研究

作为一种有望解决工艺浮动下数值电路时序问题的技术,基于模块的统计静态时序分析(SSTA)需要特殊形式的门延时模型。虽然多数研究都假设能够获得这些特殊形式的模型,对于一个完整的数字库建立这必不可少的模型却不是一件简单的事。为了在不花费不可承受的代价的前提下,获得一个精度可以接受的库,我们提出利用一些具有更一般形式的数字门延时模型作为电路仿真数据和特殊形式的门延时模型的中介。在本工作中,我们提出了两个工艺浮动下可以同时考虑不同的驱动及负载条件的门电路模型。从实验结果来看,这两个模型,特别是其中那个结合了有效维度降低技术的可理解门延时模型可以以较低的代价提供较高精度的模型,因此适用于SSTA技术。同时,这些模型也可以用在其他形式的SSTA技术中。     

数字集成电路的时序分析

文章对数字集成电路设计中的时序分析作了一个概要的介绍。对于些时序分析算法进行了讨论,同时,指出伪路径是时序分析中的一个重要问题。因此,为了进行有效的时序分析,必须同时考虑电路的逻辑行为和时序行为。     

减小CMOS电路同步开关噪声的设计方法探讨

随着集成电路的快速发展，同步开关噪声对系统电学性能的影响越来越大。本文介绍了一种减少同步开关噪声的设计方法，即基于对同步开关噪声简化模型的分析，采取先去除直通电流再降低输出级的电压变化率方法减小同步开关噪声，并通过时序控制逻辑电路和可控电压变化率电路来实现。     

适于SMT的微波混合集成电路制造工艺

通过对微波混合集成电路采用ＳＭＴ进行批生产的前提条件－薄膜电路的焊接性能进行了理论分析和实验研究，得出了铜薄膜体系工艺最适于满足ＳＭＴ要求的微波混合集成电路的制作，并给出了制作实例。     

基于iRazor时序错误检测与纠正电路改进与应用

随着集成电路尺寸缩小和低电压技术的发展,集成电路会出现在工艺、电压、温度及老化等方面的变化(Variation),会使得当前集成电路的时序发生变化,经过各级寄存器的逐渐累积后使得电路发生时序错误(Timing Error),当前时序错误检测与纠正技术正得到越来越多的研究。文中基于SMIC 65nm工艺,针对当下最新的iRazor结构,完成全定制只需要额外增加三个晶体管的iRazor FF结构的硬件实现并完成时序错误纠正电路的改进和优化设计。在此基础上,设计一款FIR数字滤波器作为验证电路,使EDAC技术应用于该验证电路,仿真结果显示在0.6V工作电压、12.5MHz工作频率下能够实现时序错误检测与纠正。     

数字音频广播基带解码芯片后端设计中的时序收敛方案

在数字集成电路设计中,时序收敛是保证芯片性能的关键,但随着集成电路制造工艺的不断发展,芯片规模不断增加,结构日趋复杂,时序收敛的难度也逐渐加大。该文针对数字音频广播基带解码芯片的后端设计,分析了造成时序违例的原因,并在综合、布图规划、布局等阶段提出了对应的时序收敛策略,最终使芯片满足了系统的时序要求。     

统计学在数字电路后端时序分析中的应用

随着半导体工艺技术的不断进步,芯片制造中的工艺变量,越来越难以控制。于是,数字电路后端设计对时序分析提出了更多的要求。越来越多的进程、电源电压、温度（PVT）等工艺角（corner）传统的静态时序分析方法（STA）变得越来越难以精确地估计制程变异（variation）对于设计性能的影响。在本文中,将会介绍一种新的基于统计学的时序分析方法：Statistical Static Timing Analysis （SSTA）。通过一组附加的数据：精确的制程变异描述文件、统计学标准的库文件,SSTA有望在未来取代传统的静态时序分析方法,从而更好的驾驭越来越先进的半导体工艺技术,以及千万门级高速芯片的设计要求。     

超深亚微米数字集成电路版图验证技术

在超深亚微米工艺中,数字集成电路版图设计由以前简单的物理验证进入到复杂的版图验证阶段。版图验证包含时序验证、形式验证和物理验证。时序验证进行电压降分析和时序分析,确保时序收敛;形式验证进行两个网表的逻辑等效检查;物理验证进行可制造性、可靠性和设计规则检查,确保版图符合可制造性工艺规则和电路规则。三种验证技术共同指导并约束着数字集成电路的物理实现,灵活配置相关版图验证技术可进一步加快版图验证的进度。     

单片高效AC/DC电源管理集成电路的设计

本文设计了一种单片AC/DC开关电源集成电路,首先阐述了单片AC/DC开关电源集成电路中误差放大电路和脉冲宽度调制电路的功能和基本原理,并结合集成电路整体的性能对误差放大电路和脉冲宽度调制电路提出了具体的设计指标;同时结合具体工艺进行了电路设计并进行了HSPICE仿真;最后还完成了电路的版图设计,并进行了流片,测试.1...     

逆向统计模拟及在VLSI统计分析中的应用

本文在理论上提出了逆向统计模拟思想,并用以开发了NMOS数字集成电路统计模拟通用软件——STANMOS。应用该软件可定量得到工艺涨落及工艺干扰对电路性能的影响,分析电路性能的工艺灵敏度及成品率,确定主要影响电路性能一致性的工艺步骤。     

微波单片集成电路的成品率优化

采用建立管芯等效电路模型、灵敏度分析以及统计勘探法对微波单片集成电路进行成品率优化，并编制了软件，加入到ＧａＡｓＩＣＣＡＤ系统中。应用该软件对Ｘ波段低噪声ＭＭＩＣ、超宽带ＭＭＩＣ放大器进行了设计，成品率有较大的提高，电路性能有所改善。     

基于40nm CMOS工艺电路的NBTI退化表征方法

负偏压温度不稳定性(NBTI)退化是制约纳米级集成电路性能及寿命的主导因素之一,基于40 nm CMOS工艺对NBTI模型、模型提参及可靠性仿真展开研究。首先对不同应力条件下PMOS晶体管NBTI退化特性进行测试、建模及模型参数提取,然后建立了基于NBTI效应的VerilogA等效受控电压源,并嵌入Spectre^TM仿真库中,并将此受控电压源引入反相器及环形振荡器模块电路中进行可靠性仿真分析,可有效反映NBTI退化对电路性能的影响。提出了一套完整可行的电路NBTI可靠性预测方法,包括NBTI模型、模型参数提取、VerilogA可靠性模型描述以及电路级可靠性仿真分析,可为纳米级高性能、高可靠性集成电路设计提供有效参考。