CD4011B芯片版图研究

本文介绍了CD4011B芯片分层和拍照的方法,芯片的工艺,版图单元的结构分析。从芯片版图中提取电路图,采用电路模拟软件进行了仿真研究,证明电路逻辑关系正确性。表明典型芯片的版图研究对设计优秀集成电路具有较高的参考价值。     

0．18μm直接式数字频率合成器全定制版图设计

文章采用0．18μm混合信号1P6M1．8W3．3VCMOS工艺,介绍了一种高速直接式数字频率合成器的全定制版图设计。该芯片为数模混合信号IC,电路内部时钟频率达到1GHz。版图设计过程中采用了集成无源金属-绝缘体-金属（MIM）结构电容及深N阱技术,使用了合适的版图布局和电源、地线、时钟网络拓扑结构,最后还对芯片各模块作了版图优化设计。芯片测试结果表明芯片功能全部实现、性能良好,版图设计较好地实现了电路功能。     

芯片I/O缓冲及ESD电路设计

文章详细介绍了基于CMOS的芯片I/O缓冲电路分类,功能,电路及版图设计的一些考虑以及芯片引脚的静电保护问题.     

一种基于标准工艺的熔丝修调电路设计

为了减小芯片生产过程对集成电路的影响,使生产芯片参数符合设计要求,分析现有修调技术特点,提出了一种基于标准工艺的金属熔丝修调电路,并成功应用到一个开关电源芯片中。其结构简单,成本低,可在标准工艺线上实现;在节约电路版图面积的同时,减小了电路的功耗。基于TSMC 0.5μm BCD工艺,通过Hspice仿真工具验证了电路功能的正确性,并完成电路版图设计,满足修调要求。     

千兆以太网卡芯片时钟产生电路的设计与实现

本文介绍了千兆以太网卡芯片时钟产生电路的设计,包括体系结构设计、系统设计与仿真、电路设计与仿真,及版图设计。该时钟产生电路的工作电压为1.5V,经过TSMC0.13μm1P8MCMOS工艺验证,表明该电路能够满足千兆以太网卡芯片的要求。本文介绍了千兆以太网卡芯片时钟产生电路的设计,包括体系结构设计、系统设计与仿真、电路设计与仿真,以及版图设计。该时钟产生电路的工作电压为1.5V,经过TSMC0.13μm1P8MCMOS工艺验证,表明该电路能够满足千兆以太网卡芯片的要求。     

IO复用电路的设计与研究

提出一种IO复用方法,将设计的IO复用电路应用到拥有多个功能模块的芯片中,使多个模块共享同一组IO,通过减少芯片中IO的数量来节省芯片面积。仿真结果表明,静态输入IO复用电路和动态输出IO复用电路均具有较好的性能,其工作频率分别达到2.5GHz和1GHz。将这两种IO复用电路应用于含有4个功能模块的芯片中,芯片的IO数量减少76个,节约版图面积2.54mm2,IO版图优化率高达72.95%。最后,推导出拥有2~8个功能模块的芯片的IO版图优化率在50%~87.5%的范围内。     

高精度流水线模数转换器的全定制版图设计

采用0.18μm混合信号1P6M CMOS工艺,介绍了一种高精度流水线模数转换器的全定制版图设计。该芯片为数模混合信号IC,工作电压1.8 V/3.3 V,具有12位的采样精度和25 MHz的工作频率。版图设计过程中使用了合适的版图布局和电源、地线网络结构,重点介绍了采样保持模块设计上的一些结构和技巧。芯片测试结果表明芯片功能全部实现、性能良好,版图设计较好地实现了电路功能。     

100 Mb/s以太网卡芯片时钟产生电路的设计与实现

设计了一个100Mb／s以太网卡芯片时钟产生电路，介绍了电路的体系结构、模块电路分析、锁相环参数设定和芯片版图。该时钟产生电路经过TSMC 0．35μm 1P5M CMOS工艺验证，工作电压为3．3V。实验结果表明，电路能够满足以太网卡芯片的要求。     

一种中频接收电路的版图设计

利用Cadence版图设计工具采用B300工艺对一种中频接收电路芯片的版图设计实例,阐述了模拟集成电路版图的设计过程,论述了包括单元库建立、布局、布线、设计规则检查（DRC）和版图对照原理图检查（LVS）等在内的设计步骤以及进行每一步骤的具体方法,尤其对布局和布线这样的关键步骤进行了重点讨论。最后给出了完整的芯片版图。     

MOSFET失配的研究现状与进展

特定工艺条件下的器件失配程度限制了射频／模拟集成电路的设计精度和成品率。电路设计者需要精确的MOSFET失配模型来约束电路优化设计,版图设计者需要相应的设计规则来减小芯片失配。本文介绍了MOSFET失配的基本概念;回顾了MOSFET模型的研究进展及相关的版图设计技术、计算机仿真方法;总结了MOSFET失酉己对电路性能的影响及消除技术。最后探讨了MOSFET失配的研究趋势。     

人机结合改善标准单元芯片设计

介绍了一种专用译码电路的芯片设计。该电路采用正向设计方法，共设计主要表现为两个方面；逻辑电路设计和版图设计。简单介绍了电路的逻辑设计；详细描述了采用人机结合的方式，在自动布局布线系统设计的基础上进行人工干预的版图设计方法。     

利用Multisim和华大九天EDA工具进行比较器设计

采用EDA仿真软件Multisim对预放大与判断电路进行仿真测试,利用此软件的仿真分析功能测试电路的电压传输特性曲线。同时,借助华大电子九天EDA工具（Zeni）,设计预放大与判断电路的芯片版图,进而对版图仿真。     

双界面智能卡芯片模拟前端ESD设计

双界面智能卡芯片静电放电(ESD)可靠性的关键是模拟前端(AFE)模块的ESD可靠性设计,如果按照代工厂发布的ESD设计规则设计,AFE模块的版图面积将非常大.针对双界面智能卡芯片AFE电路结构特点和失效机理,设计了一系列ESD测试结构.通过对这些结构的流片和测试分析,研究了器件设计参数和电路设计结构对双界面智能卡芯片ESD性能的影响.定制了适用于双界面智能卡芯片AFE模块设计的ESD设计规则,实现对ESD器件和AFE内核电路敏感结构的面积优化,最终成功缩小了AFE版图面积,降低了芯片加工成本,并且芯片通过了8 000 V人体模型(HBM) ESD测试.     

基于CMOS工艺的AES高速接口电路设计

为提高AES加密电路的数据吞吐量,采用0．6μm CMOS工艺设计了输入接口单元电路。该接口电路接收串行的高速数据流,经过串并转换后,输出128路低速并行数据流。CMOS互补逻辑结构降低了电路的功耗。手工版图布局优化了芯片面积,降低了研究成本。     

用Calibre工具对FFT芯片进行物理验证

FFT芯片在Astro工具中版图设计一旦完成,必须进行设计规则检查以确保版图设计的正确性。违反规则的版图设计将成为电路生产的隐患,因此,必须在sign-off之前检查出并改正。介绍了如何使用Mentor公司Calibre工具对Astro工具导出FFT芯片的GDSⅡ文件进行设计规则检查、天线规则检查、电学规则检查和版图与电路图一致性检查,并对检查中出现的问题提出相应的解决办法。     

9×64位译码器专用集成电路的芯片设计

介绍了一专用集成电路ＣＳＣ７１０７０译码器电路的芯片设计。这套电路分为两个芯片。采用３μｍ硅栅ＣＭＯＳ标准单元设计系统进行设计。利用ＷＯＲＫＶＩＥＷ软件在微机上进行逻辑输入，转换成网表文件在ＰＲＩＭＥ上设计版图。版图设计采取全人工布局，自动通道布线方式。该电路采用逻辑模拟和设计验证两种方式检验设计的正确性。     

两种新型无源OLED显示列驱动电路的研究与设计

针对两种采用不同灰度调制方式和预充方法的新型无源OLED显示列驱动电路进行研究和设计。阐述了脉冲宽度调制和脉冲幅度调制两种灰度显示方式的一致性,提出相对应两种灰度调制方式的列驱动电路,从电路设计到版图实现上比较了这两种电路。阐述了电压和电流两种预充方式,设计出两种新型预充方法,并且应用到OLED显示驱动芯片中。Hspice仿真和版图实现后表明,两种列驱动电路中前者的版图面积约是后者的1/2,采用省电模式预充方法的后者的功耗约是前者的1/3。     

千兆以太网卡芯片A/D转换电路的设计与实现

介绍了一种用于千兆以太网卡芯片的8位125 MS/s CMOS流水线A/D转换电路的设计,包括体系结构设计、电路设计与仿真、版图设计。该A/D转换电路经过TSMC 0.13μm 1P8MCMOS工艺验证,工作电压为1.5 V/2.7 V。芯片测试结果表明,设计的A/D转换电路能够满足千兆以太网卡芯片的性能要求。     

汽车ABS轮速传感器信号处理芯片的设计

基于2μm 40 V 双极工艺,设计了一种汽车ABS轮速传感器信号处理芯片.整体电路结构新颖实用,其中针对使用环境,对带隙基准电压源、多级放大滤波电路及整形比较电路等,给予了特殊考虑.利用Cadence Spectre仿真工具,对电路进行仿真,并给出版图及芯片测试数据.结果表明,设计的芯片性能稳定可靠,抗干扰能力强,达到国际车载电子的标准.     

汽车电压调节器集成电路芯片版图设计

介绍了基于4μm双极型对通隔离工艺的汽车电压调节器功率集成电路芯片的版图设计。版图设计的主要出发点是高精度、大调整电流和高可靠性三方面。版图中各模块采用了热对称设计和等温线设计,关键元件的匹配采用了中心对称设计,大功率调整管采用了宽发射极窄接触条和圣诞树型结构相结合的方案。芯片测试结果表明,电压调节器的调节精度为14.2±0.15V,最大调节电流为5A,较好地实现了预定电路功能。芯片成品率达80%。