利用分形维数研究储层的孔隙结构特征

以分形理论为基础,结合压汞测试资料,计算了鄂尔多斯盆地东-韩地区延长组长2段储层孔隙结构的分形维数。结果表明,储层孔隙空间存在单一分形和多重分形的现象,中孔隙的分形维数大于小孔隙的分形维数,中孔隙的均匀程度差于小孔隙。分形维数与孔隙结构参数呈微弱的正相关性,分形维数越大,孔隙分布的非均质性越强。     

空间矢量脉冲宽度调制算法的优化

在传统的SVPWM算法的基础上,对计算量大的环节——扇区判断环节、电压矢量作用时间求解环节进行改进,并且使用可以通过估计得到的角度值进行计算,避免了传统方法中的坐标变换、三角函数求解、反三角函数求解以及矢量分解等计算过程．文中提出的算法在matlab／simulink仿真环境下进行了仿真和验证,证明了该算法的正确性．     

MP3音频解码速度优化

MP3采用MPEG-1 LayerIII层标准压缩编码格式,压缩率很高,失真也较小,算法也较为复杂.就MP3解码过程中,针对各解码模块的特点,通过浮点转定点运算、分段拟合、查找表等方法,对解码复杂度较高的模块进行算法优化,并且在16位定点DSP芯片实现,优化后解码每帧音频格式的指令数降到最初的1/ 20.     

一种基于可配置随机测试生成的多核验证方法

多核设计规模和复杂度的不断提高,使功能验证变得越来越具挑战性.通过分析基于模拟仿真的多核验证方法,提出了一种基于可配置随机测试生成的多核cache一致性验证方法.该方法以随机测试生成为基础,通过配置随机生成参数来产生特定结构的多核验证指令流.此指令流的特点是,通过内存地址访问约束和多核同步操作的设置,来达成多核系统执行顺序的准确预测,进而通过自检测指令组的配置来完成自动快速结果比较.实验结果表明,该方法对多核一致性的验证是高效的.     

面向LTE-A的高性能低复杂度数字前端滤波器

LTE-A(Long Term Evolution-Advanced)以其优异的性能,成为未来4G的通信标准.然而LTE-A指标要求数字前端滤波器不仅要有很窄的过渡带,还要有很低的通带纹波,使数字前端滤波器的复杂度显著提升.采用基于频率屏蔽响应技术的FRM(frequency-response masking)滤波器,通过对其插值因子、滤波长度和纹波幅度的优化,实现了满足LTE-A性能的低复杂度前端数字滤波器.仿真结果表明,在LTE-A标准下,当带宽为1.4MHz、3MHz、5MHz、10MHz、15MHz和20MHz时,FRM滤波器的复杂度分别为68、79、87、87、87和87.与传统FIR滤波器相比,此FRM滤波器复杂度降低约50%,性能也优于FIR滤波器.     

基于JTAG的DSP调试系统的设计

JTAG标准,即IEEE1149.1标准,定义了一种国际通用的边界扫描结构和测试端口访问规范。如今众多芯片都兼容该标准。本文提出了一种基于JTAG的DSP调试系统的设计方案,支持断点,可观测内部寄存器、存储器,也可对存储器内容进行修改,对提高DSP开发效率有一定意义。     

MP3音频解码在内存空间中的优化

MP3采用MPEG-1 LayerⅢ音频压缩编码标准,数据压缩率高、失真小,同时解码需要占用较大的内存空间。针对以上问题,在16 bit定点数字信号处理器芯片实现MP3解码算法时,对一些复杂算法进行优化,并且通过合理分配内部动态和静态存储空间,对动态存储器进行直接存储器存取操作,将动态数据临时存储在外存中,对静态存储器通过空间混用和压缩冗余数据等方法缩减内存占用空间。在解码速度提高的情况下,内存占用从大于40 KB降至15.9 KB。     

高性能LTE终端通信协议栈缓存机制

针对LTE终端通信协议栈的处理过程中Cache缓存方式效率差,提出一种可以提高处理速度降低延时的数据缓存方式。通过利用便签式存储器(Scratch-Pad Memory,SPM)和直接内存存取方式(Direct Memory Access,DMA)的性能优势,将协议栈处理的过程中需要与处理器频繁交互的数据缓存到SPM中,实现在SPM中完成数据的包头压缩/解压、加密/解密和重组等协议功能处理,并通过DMA方式实现SPM与主存之间的数据搬运,减少处理器对大块连续数据的搬运,提高处理效率。该方式避免了CPU在通过Cache缓存方式进行数据交互容易发生缓存不命中的问题,从而提高了协议栈的数据处理效率。经过理论分析及实验对比,结果表明,在LTE协议栈处理过程中,采用SPM与DMA结合的数据缓存机制,相比Cache缓存方式可以使整体性能至少提升12.65%。     

整型2D-IDCT算法的优化与实现

基于DSP平台,针对2D-IDCT运算复杂的特点,对8×8整型离散余弦变换(DCT)正反变换算法进行优化,在运算精度上提出改进,得到最佳参数参与运算,运算结果符合IEEE Standard 1180-1990标准要求.在此标准基础上利用DSP平台特性,在实现上进行多级优化并采用并行流水线结构,使一次IDCT计算耗时在140个周期内.