一种用于背板互连的10 Gbit/s接口电路

基于SMIC 40 nm CMOS工艺,提出了一种用于背板互连的10 Gbit/s I/O接口电路。该接口电路由前馈均衡器(FFE)、接收机前端放大器和判决反馈均衡器(DFE)组成。FFE对发射端信号进行预加重,DFE消除较大的残余码间干扰。重点分析了FFE和DFE在消除码间干扰时存在的问题。使用改进的FFE减少对发射端信号的衰减,保证信号到达接收端时具有较大幅度,实现接收机对信号的正确判决,降低系统的误码率。测试结果表明,系统数据率为10 Gbit/s,传输信道在Nyquist频率(即5 GHz)处的衰减为22.4 dB。在1.1 V电源电压下,判决器Slicer输入端信号眼图的眼高为198 mV,眼宽为83 ps。FFE的功耗为31 mW,接收机前端放大器的功耗为1.8 mW,DFE的功耗为5.4 mW。     

14 Gb/s高速串行接口发送端电路设计

介绍了一种采用SMIC 65 nm CMOS LL工艺、工作在14 Gb/s的高速串行接口发送端电路。该电路主要由多路复用器、时钟分布电路和连续时间线性均衡器组成。低速复用器由数字电路构成,节约了功耗;高速复用器采用电流型逻辑电路结构,提高了工作速度。线性均衡器具有较高工作频率和较低功耗,并能够提供适当的高频补偿。重点分析了数据和时钟信号之间的时序问题,并使用改进的时钟链路,保证电路在工艺、电源电压和温度变化时能正常工作。仿真中引入焊盘、键合线及PCB走线模型,模拟电路的实际工作情况。仿真结果显示,发送端电路能工作于14 Gb/s;在1.2 V电源电压下,功耗为80 mW;当输出信号经过10 cm的RLGC传输线后,50 Ω负载上接收到的信号眼高为427 mV,抖动为4 ps。     

一种高速串行信号线性均衡电路

设计了一种高速串行信号连续时间线性均衡器。采用有源电感负载结构,结合高频与全频通路信号求和技术来实现高速串行信号均衡。电路具有面积小、功耗低、利于集成等优点。采用65 nm CMOS工艺进行设计,1.2 V电源供电,可对经过80 cm长的衰减信道、且传输速率为14 Gbit/s的信号进行补偿,实现6.24 dB@10.96 GHz的补偿。该均衡器将输出端信号眼图水平方向抖动减小至0.25UI,功耗数据率比低至0.399 mW·s/Gbit,设计版图面积为0.09 mm²。     

应用于红外大面阵数据传输的接口电路设计

红外大面阵(2560×2048)数字读出电路对芯片数据接口有高速、低功耗、强驱动能力的需求。采用0.18■m互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)工艺设计了4∶1并串转换电路、电平转换电路以及采用预加重技术的低压差分信号(Low Voltage Differential Signal, LVDS)驱动器电路。并串转换电路采用双沿采样的树形结构降低时钟频率,电平转换电路采用正反馈结构提升速度,LVDS驱动电路采用可编程电流大小的预加重副通路对主通路进行高频分量补偿,以保证驱动能力和提升高速信号的完整性。接口的数据传输速率可达到1 Gbit/s。当负载电容为2 pF时,一个通道的功耗为15.8 mW@1 Gbit/s;当负载电容为8 pF且打开预加重时,一个通道的功耗为19 mW@1Gbit/s,输出电压摆幅为350 mV,输出共模电平为1.21 V,LVDS驱动电路的所有参数均满足标准协议。     

一种6 Gbit/s低功耗低抖动电压模发送器

提出了一种应用于高速串行链路中的基于二阶预加重和阻抗校正技术的6 Gbit/s低功耗低抖动电压模(VM)发送器.在综合分析阻抗、供电电流和输出驱动器预加重等因素影响的基础上,采用了多种技术来提高发送器的信号完整性,主要包括:设计了一种阻抗校正电路(ICU)以保证50 Ω的输出阻抗并抑制信号反射,提出了一种自偏置稳压器用来稳定电源电压,同时设计了一种信号边沿驱动器用以加速信号的转换时间.最终,整个发送器在65 nm CMOS工艺平台进行设计.后仿真结果表明,发送器工作在6 Gbit/s时,远端输出眼图高度大于800 mV,均方根抖动小于2.70 ps.发送器的功耗为16.1 mA,占用面积仅为370 μm×230 μm.     

一款阻抗自校正5Gbit/s大摆幅电压模发送器

研究并设计了一款5 Gbit/s大摆幅电压模发送器,输出信号差分眼图高度可达1.2V.工作在1.2V电压下的输出驱动器由28个相同的子驱动器并联而成,且每个子驱动器都包含权重按照二进制关系递增的4个驱动单元,从而实现了去加重控制与阻抗校正相互独立.为了使输出驱动器的阻抗与传输线的特征阻抗匹配,提出了一种数模混合负反馈环路的阻抗自校正电路,对上拉和下拉部分电阻分别进行校正,实现了5％的校正精度和±40％的校正范围,且回波损耗(S11)在10 GHz时小于-15 dB.设计采用55 nm CMOS工艺流片,面积为320 μm×255 μm.数据率为5 Gbit/s时,功耗为51.81 mW,总的输出抖动为4.3 ps.     

一种基于分布式放大器的MASK调制电路

基于0.18 μm CMOS工艺设计了一种工作在10 GHz的八进制幅移键控调制电路。利用分布式放大器的结构特点,通过增加一组开关来改变信号传输路径,控制输出信号的振幅和相位,实现了信号的八进制幅移键控调制,有效提高了信号传输的频带利用率。仿真结果表明,该调制电路在载波频率为10 GHz时,数据率可达3 Gbit/s,每bit消耗能量为12 pJ。平均功耗为36.35 mW。     

一种25Gbit/s CMOS判决反馈均衡器设计

为满足高速光通信系统的应用，基于标准40 nm CMOS工艺设计了一款25 Gbit/s判决反馈均衡器(DFE)电路，采用半速率结构以降低反馈路径的时序要求。主体电路由加法器、D触发器、多路复用器和缓冲器组成，为了满足25 Gbit/s高速信号的工作需求，采用电流模逻辑(CML)进行设计。经过版图设计和工艺角后仿验证，该DFE实现了在25 Gbit/s的速率下可靠工作，能提供10 dB的均衡增益，峰-峰差分输出电压摆幅约为950 mV,眼图的垂直和水平张开度均大于0.9 UI,输出抖动小于3 ps,在1.1 V的电源电压下功耗为12.5 mW,芯片版图的面积为0.633 mm×0.449 mm。     

一种低功耗高精确度SERDES发送机

介绍了一款高速串行接口发送机芯片。均衡器采用多抽头前馈均衡结构,且各阶均衡系数均可调,增大了均衡调谐范围,提高了均衡精确度;驱动器采用H树型电流模结构,提高了电流利用率,降低了功耗。设计采用TSMC 55 nm CMOS工艺,电源电压为1 V,输出数据率范围为550 Mb/s~6.25 Gb/s。在最高工作速率6.25 Gb/s下,发送机整体功耗约20 mW,结果表明发送机均衡精确度较高,功耗较低。     

一种新型的高速时钟数据恢复电路的设计和验证

针对高速(Gbit/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路。该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作。和传统的双环路结构相比,在功耗和面积可比拟的前提下,该结构系统的复杂度低、响应速度快。电路采用1.8 V,0.18μm CMOS工艺流片验证,测试结果显示在2 Gbit/s伪随机数序列输入情况下,电路能正确恢复出时钟和数据。芯片面积约0.5 mm~2,时钟数据恢复部分功耗为53.6 mW,输出驱动电路功耗约64.5 mW,恢复出的时钟抖动峰峰值为45 ps,均方根抖动为9.636 ps。