HMAC􀀁MD5 算􀀂法的硬件实现

信息安全体系中的消息验证是一个非常重要的方面。采用以散列函数为基础的消息验证编码是其中的一种重要方法。现提出了硬件实现一种以MD5算法为基础的消息验证编码（HMAC－MD5）的电路结构。该电路结构通过对MD5核心运算模块的复用，缩小了电路规模，达到了较高的处理速度。用Verilog HDL描述电路结构，并且在FPGA上验证了该结构的正确性。     

嵌入式微处理器的高层总线缓冲模型

本文针对嵌入式微处理器结构特征,提出了一种高层总线缓冲模型.随后根据提出的缓冲模型设计仿真算法,并根据实际的设备行为进行抽样统计分析,实现了带有缓冲设备的高层动态仿真.结果显示高层的仿真结果反映了实测电路级仿真的数据趋势,具有很好的一致性,证明了高层模型及仿真的有效性.     

兼容YUV数据格式的LCD控制器

MPEG4解码过程中YUV到RGB的转换是一件非常耗时的工作。针对手持设备SoC芯片MPEG4实时解码的挑战,介绍了一种能够同时兼容YUV和RGB数据的LCD控制器的设计。着重介绍了YUV数据到RGB数据转换的2种实现方法:定点乘法实现和移位实现,并从转换效果、电路速度和开销的角度比较了2种方法的优缺点。实验证明在纯软件解码MPEG4的条件下该设计可以节省40%的CPU开销,大大提高整个系统的MPEG4解码性能。     

一款嵌入式芯片总线仲裁器的设计和评估

针对片上系统(SoC)总线设计中仲裁机制的选取往往局限于抽象的定性分析,以一款嵌入式处理器芯片为设计平台,实现了固定优先级、轮转优先级和混合优先级的仲裁电路设计,并建立了仿真测试平台,通过仿真对总线主设备的总线占有率、最差等待响应时间进行了定量分析比较,得出了混合优先级仲裁机制较单一的固定优先级与轮转优先级仲裁机制在体现公平性与优先性上更有效的结论,对其他嵌入式系统总线的仲裁设计与改进提供了很好的参考.     

基于FPGA的HMAC_SHA1_96 算法设计与实现

在简要介绍安全散列函数SHAl和HMAC_HAl_96算法体系的基础上，结合FPGA芯片(A1tera的APEX20KE系列)的特点，进行信息安全加密验证算法的硬件系统优化设计和验证。本文讨论了该优化设计的步骤和方法，给出了较好的验证结果。     

使用改进的心动阵列结构实现RSA 公共密钥算法

本文介绍了一种RSA算法的电路实现结构。该结构是对心动阵列结构的改进，对心动阵列结构的核心模块长加法模块进行了循环复用，在大幅度降低电路面积的情况下，运算速度没有明显的降低。用Verilog描述了整个设计，并在FPGA上验证了设计的正确性。     

双模冗余汉明码的设计与验证

集成电路芯片工作在电磁环境复杂的空间环境中,容易受到高能粒子的影响发生软错误.在芯片内,存储单元所占面积超过一半以上,对存储器单元进行加固是提升芯片可靠性的重要途径之一.因此,本文对汉明码做出改进,提出了一种双模冗余汉明码,该方法能够修正存储单元中出现的一位翻转和两位翻转.首先,对汉明码编码模块进行逻辑优化,有效减少了编码电路的延迟,再把该模块生成的校验码进行双模冗余处理,作为双模冗余汉明码编码模块的输出.之后依据汉明码解码规则分别对每份校验码与原码的组合进行处理,得到修正后的数据位与两位翻转标志位.通过分析发现当两位翻转未同时发生在原码内时,可以依据两位错误标志位的值得到正确的输出.最后,采用版图分割技术消除了两位原码同时翻转的情况,进一步提高了存储器的可靠性.在本文中,分别实现了字长为4、8和11的双模冗余汉明码,并与其它修正码的性能进行比较,结果表明:它们的电路延迟分别为8位字长汉明码的85%、89%和96%,低于两位修正能力的BCH码.