时延驱动的门阵和标准单元布图系统——Tiger

Ｔｉｇｅｒ可以完成从布局到详细布线的整个布图全过程。在整个布图过程中，根据ＲＣ延迟模型计算所有连线的延迟，并把整个芯片的时延最小作为优化目标。在Ｔｉｇｅｒ系统中，应用了性能驱动的布局和总体布线算法、ＤＲＡＦＴ通道布线算法和基于垂直通道模型的走线道分配算法。实验结果表明，Ｔｉｇｅｒ的布图速度要比ＴｉｍｂｅｒＷｏｌｆ６．０快很多。它在保证芯片性能的同时，其芯片面积与ＴｉｍｂｅｒＷｏｌｆ差不多。     

Congestion-Driven Multilevel Full-Chip Routing Framework

A W-shaped multilevel full-chip routing framework using W-shaped optimization flow is used to find the final routing solution. The W-shaped flow consists of two sequential V-shaped optimization flows. The first V-shaped flow optimizes the global routing solution. The probabilistic congestion prediction technique is used to guide the global routing decision to find the routing solution that evenly distributes the nets. Then, the second V-shaped flow improves the quality of the routing result. Tests on a set of commonly used benchmark circuits and comparisons with other multilevel routing systems show that the routability, total wire length, total number of vias, and the runtime are all improved.     

角模块序列布图表示及基于角模块序列表示的边界约束布图规划算法

布图规划是VLSI布图设计中的关键环节, 通常采用随机优化算法, 而布图结构的编码表示(或称布图表示)是基于随机优化方法的布局算法的关键. 提出一种新的布图表示-角模块序列(CBL), 并从理论上证明它具有O(n)的布局评估算法计算复杂性和较小的解空间. 在布图设计中, 部分模块的位置需要满足一定的约束条件, 边界约束就是其中常见的一种. 通过边界约束可以将特定模块的位置限制在指定的边界上, 从而有利于模块与I/O端口的互连. 基于角模块表示, 推导出满足边界约束布局的充分必要条件, 并结合模拟退火过程, 通过修正中间解使受约束模块满足约束条件, 从而实现了基于CBL模型的边界约束布图规划算法. 将代价函数惩罚方法和启发式方法相结合, 设计了边界约束的惩罚项, 能够合理准确地衡量约束满足的情况, 从而有效地控制模拟退火的进度, 以保证最终布局满足所有约束. 对MCNC的标准例子的测试结果表明算法是十分有效的.     

考虑工艺参数变化的安全时钟布线算法

在超深亚微米（VDSM）工艺下，由光刻工艺带来的光学邻近效应不可忽略，时钟偏差受到光学邻近效应等工艺参数变化的影响非常严重。提出了一种带缓冲器插入的安全时钟布线算法，来防止因光学邻近造成线宽变化对时钟系统的影响。该算法提出了“分支敏感因子”（BSF）的概念，通过构造特殊的树型拓扑结构和布线过程中的缓冲器插入等操作，达到总体布线长度和偏差灵敏度的平衡．实验结果表明，算法可以得到一个抗光学邻近效应工艺参数变化的可靠时钟布线树，时钟偏差被有效地控制在合理范围之内。     

Partition-Based Global Placement Considering Wire-Density Uniformity for CMP Variations

This paper presents a multilevel hypergraph partitioning method that balances constraints on not only the cell area but also the wire weight with a partition-based global placement algorithm that maximizes the wire density uniformity to control chemical-mechanical polishing (CMP) variations.The multilevel partitioning alternately uses two FM variants in the refinement stage to give a more uniform wire distribution.The global placement is based on a top-down recursive bisection framework.The partitioning alg...     

优化时延和可布性的标准单元布局算法

分析了时延和可布性的关系, 提出了一个多步的布局算法来优化这两个目标. 首先, 时延驱动的布局算法找到一个全局最优解. 在第二步中, 本算法在保证不破坏时延特性的基础上提高芯片的可布性. 这个算法已经实现, 并且对若干实际电路进行了测试. 结果表明应用本布局算法最大时延值能够下降30%, 并且第二步中在保证时延值不变的情况下, 最大拥挤度下降10%.     

芯片级布图规划中的缓冲器规划算法

文中对纳米技术下, 互连驱动的芯片级布图规划问题中的缓冲器规划问题进行了研究, 提出了基于空白区重分布(redistribution)的缓冲器规划算法; 布局中的空白区是指在布局中不被任何电路模块占用的闲置区域; 该算法充分利用布局中的空白区插入缓冲器. 在基于拓扑的布图规划表示中, 可以把电路模块和空白区相关联, 在相应区域内移动一些电路模块就可以达到重分布空白区的目的. 在进行空白区重分布的过程中, 给定布局的总面积和拓扑结构将维持不变. 通过重分布布局中的空白区, 可以增加满足时延约束的线网数目; 实验证实, 满足时延约束的线网数的增长率平均达到9%.     

光学邻近效应矫正(OPC)技术及其应用

随着集成电路设计和制造进入超深亚微米（VDSM）阶段,特征尺寸已经接近甚至小于光刻工艺中所使用的光波波长,因此光刻过程中,由于光的衍射和干涉现象,实际硅片上得到的光刻图形与掩膜版图形之间存在一定的变形和偏差,光刻中的这种误差直接影响电路性能和生产成品率.为尽量消除这种误差,一种有效的方法是光学邻近效应矫正（OPC）方法.目前由于OPC矫正处理时间过长,产生的文件大小呈指数级增长,使掩膜版的制造成本成倍地增加.文中首先针对OPC矫正技术进行了深入研究,提出了具有图形分类预处理功能的自适应OPC矫正技术,将芯片图形按其对性能的影响分为关键图形与一般图形,对两类图形采用不同的容差,提高了OPC处理效率.其次,提出并实现了图形分段分类的基于模型的OPC矫正算法,在保证矫正精度的同时提高了矫正的效率.提出了具有通用性、简洁性和全面性的OPC矫正规则,在此基础上实现了规则库的自动建立和规则库的查找与应用,实现了效率高、扩展性强的基于规则的掩膜版矫正算法.算法对规则数据进行有效地描述、存储和处理,提高了光刻矫正技术实际应用效率.第三,设计实现了高效、高精度的光学邻近效应矫正系统MR-OPC,系统综合应用了基于规则的OPC矫正技术和基于模型的OPC矫正技术,很好地解决了矫正精度和矫正效率之间的矛盾,取得了最佳的矫正优化结果.     

Incremental Placement-Based Clock Network Minimization Methodology

Power is the major challenge threatening the progress of very large scale integration （VLSI） technology development. In ultra-deep submicron VLSI designs, clock network size must be minimized to reduce power consumption, power supply noise, and the number of clock buffers which are vulnerable to process variations. Traditional design methodologies usually let the clock router independently undertake the clock network minimization. Since clock routing is based on register locations, register placement actually strongly influences the clock network size. This paper describes a clock network design methodology that optimizes register placement. For a given cell placement result, incremental modifications are performed based on the clock skew specifications by moving registers toward preferred locations that may reduce the clock network size. At the same time, the side-effects to logic cell placement, such as signal net wirelength and critical path delay, are controlled. Test results on benchmark circuits show that the methodology can considerably reduce clock network size with limited impact on signal net wirelength and critical path delay.