时延驱动的门阵和标准单元布图系统——Tiger

Ｔｉｇｅｒ可以完成从布局到详细布线的整个布图全过程。在整个布图过程中，根据ＲＣ延迟模型计算所有连线的延迟，并把整个芯片的时延最小作为优化目标。在Ｔｉｇｅｒ系统中，应用了性能驱动的布局和总体布线算法、ＤＲＡＦＴ通道布线算法和基于垂直通道模型的走线道分配算法。实验结果表明，Ｔｉｇｅｒ的布图速度要比ＴｉｍｂｅｒＷｏｌｆ６．０快很多。它在保证芯片性能的同时，其芯片面积与ＴｉｍｂｅｒＷｏｌｆ差不多。     

一层半模式的宏单元阵列版图自动设计及验证系统MALS

本文提出的 ＭＡＬＳ系统，针对一层半模式门阵的特点，以线网均匀分配为主要目标 的布局和总体布线算法以及分区、定序、预测和并行横向的通道布线算法，提高了布图 的成功率。系统还提供了多种方式可进行人工干预的交互环境及布图正确性验证手段。 已用ＭＡＬＳ设计了若干芯片，表明该系统是有效的。     

基于矩形宏模块的片上系统布图规划算法

布图规划和布局是集成电路片上系统物理设计的基本问题之一。总结了作者提出的几个新的布图规划和布局优化算法及其特点。基于随机优化算法 ,提出了角模块序列表示方法和基于这一表示方法的包含各种布图约束的布图规划和布局算法。提出的基于约束图的布图规划表示 ,为研究序列队 (SP)、变形网格 (BSG)、有序树 (O- tree)等表示之间的关系奠定了理论基础。基于“最小自由度优先原则”,提出了迄今最快的确定性布图规划与布局算法。提出了基于解空间平滑的布图规划和布局算法。该算法与基于模拟退火的算法相比性能更加健壮稳定。在解空间平滑中首次考虑了局部平滑效应 ,这是对解空间平滑方法从原理上的重要改进     

边界约束下的增量式布图规划算法

快速地在局部范围内调整布图已经成为一种设计需要。该文提出了一种二阶段法来实现边界约束下的增量式布图规划算法。根据已有布图规划建立松弛推移图,直观描述各模块之间"空白区"和松弛量的情况;同时建立模块交换图,记录所有具有形状相似特征的模块集合,基于这2个图进行增量式布图规划。第1阶段,基于推移图和交换图调整布图规划,使其满足边界约束。第2阶段,再次利用交换图进行互连性能优化。实验结果表明该算法在较短的时间里不仅对原有布图规划进行了有效调整满足了给定的所有的几何约束,而且还保证了芯片的面积和线长效果。     

一个小型计算机上的MOS电路分析程序—MDF

本文介绍的是一个小型计算机上的ＭＯＳ集成电路的电路分析程序——ＭＤＦ。用它可进行ＭＯＳ集成电路的直流分析和瞬态分析。它有一个输入语言，用户借助它可直观地描述要分析的电路的拓补结构和元件参数以及输出要求。ＭＤＦ采用了节点法列方程，用隐式变步长的积分技术求解常微分方程组，用改进的牛顿——拉夫森方法及ＬＵ分解求解非线性代数方程组。     

一个小型机上的通用电路分析程序-GCAPN

众所周知，电路分析技术是电路设计师强有力的工具，在小型机上实现电路分析程序将更有利于它的广泛应用。本文介绍的 ＧＣＡＰＮ是运行在具有磁盘操作系统 ＲＤＯＳ的ＤＪＳ—１３０机（或ＮＯＶＡ机）上的通用电路分析程序，该机具有３２Ｋ内存，字长为１６位。 ＧＣＡＰＮ有一个直观易学的输入语言，采用了“改进节点法”建立电路方程，应用稀疏矩阵技术和隐式变步长的积分方法来求解方程组。程序中对“改进节点法”作了若干改进，并采用了适于小型机特点的数据结构和软件技术。另外，程序中还备有ＭＯＳ和双极型晶体管的模型。用ＧＣＡＰＮ可以进行直流、交流和瞬态分析     

Congestion-Driven Multilevel Full-Chip Routing Framework

A W-shaped multilevel full-chip routing framework using W-shaped optimization flow is used to find the final routing solution. The W-shaped flow consists of two sequential V-shaped optimization flows. The first V-shaped flow optimizes the global routing solution. The probabilistic congestion prediction technique is used to guide the global routing decision to find the routing solution that evenly distributes the nets. Then, the second V-shaped flow improves the quality of the routing result. Tests on a set of commonly used benchmark circuits and comparisons with other multilevel routing systems show that the routability, total wire length, total number of vias, and the runtime are all improved.     

LSI掩模图形的布尔运算与拓扑分析算法及其实现

ＬＳＩ掩模图形的运算在版图分析和校验软件中占有重要的地位，而其中最核心的图形运算是布尔运算和拓扑分析。 本文首先回顾了以往的图形运算方法，并对它们进行了比较，然后提出了一种快速、省内存的算法：“三合一双扫描算法”，它不但可用于布尔运算，还适用于拓扑分析。文中详细叙述了算法过程以及用于不同布尔运算和拓扑分析项目的选定条件。最后对算法的复杂性进行了讨论。     

Efficient Hierarchical Algorithm for Mixed Mode Placement in Three Dimensional Integrated Circuit Chip Designs

Hierarchical art was used to solve the mixed mode placement for three dimensional(3-D)integrated circuit design.The 3-D placement flow stream includes hierarchical clustering,hierarchical 3-D floorplanning, vertical via mapping,and recursive two dimensional(2-D)global/detailed placement phases.With state-of-the-art clustering and de-clustering phases,the design complexity was reduced to enhance the placement algorithm efficiency and capacity.The 3-D floorplanning phase solved the layer assignment problem...