Q450NQR1强度偏低原因分析

通过显微组织分析、扫描电镜、能谱分析、硬度分析、化学成分分析等手段,分析了造成Q450NQR1强度偏低的主要原因是钢板中心出现负偏析所致。通过分析,电磁搅拌推力过大,导致了铸坯负偏析严重。通过优化电磁搅拌参数、投入轻压下予以改善。     

OEIC台面腐蚀工艺研究

深入研究了牺牲层腐蚀机制,摸索出完整的台面自停止工艺并实际应用于OEIC器件制作。实验中发现了侧蚀、台面变形以及表面清洁等问题。从实验现象着手分析,并由此对工艺进行了改进,采用了新的腐蚀剂和工艺步骤。改进后的工艺解决了上述问题,可以完全满足后续工艺的要求。     

GaAs pHEMT外延层转移技术研究

<正>随着化合物半导体技术日益成熟,利用晶体管级异构集成技术在同一芯片内实现Si CMOS与化合物半导体的集成以获得最佳的电路/系统性能,既是技术发展的内在需求也是后摩尔时代的必然趋势。南京电子器件研究所开展了基于外延层转移技术的晶体管级异构集成方面的研究,在国内首次将1.5|im厚的76.2 mm(3英寸)GaAs pHEMT外延层薄膜完整地剥离并转移到Si衬底上(如图1所示),     

低漏电、高击穿电容的HDPCVD工艺研究

介绍了一种低漏电、高击穿电容的HDPCVD(ICPCVD)工艺,并对制备的电容进行了电性能分析和失效分析。通过优化确定了工艺的最佳反应条件,研制出的电容其击穿场强达到8.7MV/cm,在电压加到200V时其电容漏电小于0.5μA。通过与传统的PECVD工艺进行对比,充分体现了HDPCVD(ICPCVD)工艺生长介质的低温生长、低漏电、较高击穿场强、无H工艺等优点。随后的失效分析表明,电容上下电极金属对电容成品率有着很大影响。     

Development of 17 kV 4H-SiC PiN diode

The design, fabrication, and electrical characteristics of a 4H-SiC PiN diode with breakdown voltage higher than 17 kV are presented. The three-zone JTE has been used in the fabrication. Numerical simulations have been performed to optimize the parameters of the edge termination technique. The epilayer properties of the N-type are 175 μm with a doping of 2×10¹⁴cm^-3. With the three-zone JTE, a typical breakdown voltage of 17 kV has been achieved.     

4500V碳化硅肖特基二极管研究

设计了一种阻断电压4 500V的碳化硅(SiC)结势垒肖特基(JBS)二极管。采用有限元仿真的方法对器件的外延掺杂浓度和厚度以及终端保护效率进行了优化。器件采用50μm厚、掺杂浓度为1.2×1015cm-3的N型低掺杂区。终端保护结构采用保护环结构。正向电压4V下导通电流密度为80A/cm2。