基于CPLD的并口数据的采集和存储

提出了一种利用CPLD实现雷达并口数据的采集和存储的方案.采用单片CPLD完成了以往需要大量外围器件来完成的雷达并口数据收发及存储功能,有效地减少了印制板上功能模块的面积,减少了系统体积,提高了设计效率;同时还利用CPLD中的锁相环倍频系统时钟大大提高系统采集速度.实践证明,基于CPLD的系统设计是灵活、现实且高效的.     

基于FPGA的TT数据发送调度机制设计及仿真

根据时间触发以太网(Time-Triggered Ethernet,TTE)兼容时间触发(Time-Triggered,TT)和事件触发(Event-Triggered,ET)的特性,在时钟同步的基础上,采用离线生成方法生成了时间触发数据的发送调度时刻表,在保证了TT数据实时、可靠发送的同时,给ET类数据的发送留出了足够的带宽。根据TT数据的传输特性,设计了TT数据的发送调度模块,并进行了仿真验证,仿真结果表明TT数据能够在预定时刻点实时稳定地发送。     

基于实时嵌入式系统的BSP构建技术

文章主要介绍嵌入式系统BSP的文件体系结构及相关的BSP开发方法.     

一种多处理器并行计算机系统的设计

文章介绍了一种多处理器并行计算机系统，它采用共享存储器互连技术，在结构上类似于分布式系统结构。在软件设计上它采用共享存储器网络技术，使多个处理器之间的通信更方便，软件设计更简单。文章从软硬件设计方面对该系统进行综合论述。     

PCI总线仲裁器的设计与实现

基于Altera的CPLD器件的PCI总线仲裁器设计,实现仲裁器的AHDL编程,并结合仿真结果对PCI总线的仲裁进行了论述.     

一种电报传真／分集器的设计与实现

本文介绍了一种新型电报／传真分集器ＬＳ－ＣＴ／８的系统结构、功能特性及部分模块的软硬件设计原理。ＬＳ－ＣＴ／８整个系统由电报分集、终端操作和传处理３大部分组成。以研华工控机为基础的硬件开发设计，加之功能完善、实时行强的电报／传真处理软件，突出敢ＬＳ－ＣＴ／８结构合理、功能齐全、易于推广应用的特点。     

两种容错方案的比较和可靠性分析

为了提高系统的性能和可靠性,文中描述了计算机控制系统的两种容错方案:系统级三模冗余(TMR)方案和部件级三模冗余(TTMR)方案,给出了两种容错系统的马尔可夫模型,并利用MATLAB工具对描述可靠性的重要参数指标———可靠度进行了比较和分析。得出部件级容错计算机系统的可靠度受故障覆盖率C的影响比系统级容错计算机系统的小,在C相同的情况下,部件级容错计算机系统的可靠度比系统级容错计算机系统的可靠度高,因此部件级容错计算机系统比较易于实现。     

基于免疫克隆选择算法的快速图像匹配

提出了一种新的免疫克隆选择算法,该算法基于一个压缩阈值和新的收敛标准,可动态确定种群的大小,具有很强的全局和局部搜索能力.对传统的Hausdorff距离作了改进,新方法可有效地克服传统算法的不足,作为模板和图像中物体轮廓相似性的测度,可较大地减少计算量.把免疫克隆选择算法和改进的Hausdorff距离相结合用于图像匹配,可以较快地完成全局搜索,达到模板和图像间的有效匹配,仿真实验证明了该方法的优越性.     

基于FPGA的VGA显示模块设计

VGA（视频图形阵列）作为一种标准的显示接口得到广泛的应用。文中依据VGA显示的原理,在讨论EDA软件工具平台下的FPGA设计流程的前提下,利用VHDL作为逻辑描述的手段,在Altera公司的QuartusII软件环境下完成VGA模块的设计。给出了VGA模块的设计思路和顶层逻辑框图。     

CAN总线位定时和同步机制的设计与实现

在CAN总线中,位定时和同步机制保证了CAN网络的正常通讯,是CAN控制器设计的难点和重点之一.鉴于此,在深入研究CAN总线位定时和同步机制工作原理的基础上,提出了一种位定时和同步机制的设计方法,并给出了相应的结构框图,对各模块进行详细介绍.该设计用verilog HDL代码实现,在Quartus Ⅱ 7.0环境中进行功能仿真.经分析,完全符合CAN2.0的协议规范,实现了位定时和同步的功能,从而验证了设计的正确性.