用于嵌入式计算机性能评测技术及其方法研究

嵌入式系统及应用与市场密切关联,其设计受成本、功耗、芯片体积和开发周期等多种因素的制约,嵌入式系统的性能在满足应用需求的条件下,其性能冗余量不宜太大。在产品开发周期内,以尽可能低的原材料成本和开发成本设计具有适当性能的嵌入式系统,是嵌入式系统项目成功的关键。为此,需要对嵌入式微处理器及嵌入式系统的整体性能进行评测和分析,作为嵌入式系统性能设计的依据。介绍嵌入式系统性能测试的基本原理、测试方法,描述多种嵌入式系统性能评测基准及其适用范围。并在此基础上,分析这些嵌入评测基准程序的应用情况,结合当前嵌入式系统级设计过程中需要早期进行性能评估的需要,介绍E3S评测基准及系统级设计评价方法,给出嵌入式计算机设计中测评技术的未来发展趋势。     

应用SystemC的AMBA总线系统级模型的设计与实现

对SystemC进行系统级通信结构建模的语言元素进行了深入的研究,并以一个基于AMBA总线的典型SoC为例进行了通信结构的建模.从设计的顶层开始,应用SystemC语言提供的建模能力,采用通信结构细化方法对系统级总线模块进行了细化,针对设计流程中需要将系统级模型转换为可综合的RTL级模型的问题,给出了将系统级总线通信模块转换为SystemCRTL模型的解决方法.由此,建立了完整的应用SystemC的系统级通信结构的建模方法.     

一种基于AMBA总线的三线制同步串行接口设计

针对航天工程领域中对远距离遥测遥控的需求,本文设计实现了一种基于AMBA2.0 APB总线的三线制同步串行通信接口.该接口采用独立的收/发数据通道,在门控和同步时钟的约束下同外设进行串行数据的传输.接收器在同步时钟的上升沿采集数据；发送器在时钟下降沿送出数据.接口内部收/发器集成了FIFO,实现了对收发数据的缓存功能.目前该接口实际应用,可有效满足数据通信的功能性和效用性要求.     

基于ARM＋FPGA的重构控制器设计

为满足可重配置系统的灵活性要求,介绍了一种“ARM处理器＋FPGA”结构的重构控制器的设计,提出由ARM微处理器通过模拟JTAG接口的FPGA在系统配置目标可编程器件的方法。给出系统设计的硬件结构,并详细介绍了JTAG在系统配置FPGA的时序要求,以及在此结构中如何利用IEEE JTAG 1149．1边界扫描测试技术和喵述JTAG总线标准的XSVF格式配置文件来实现对目标可编程器件进行在系统配置。     

面向SoC的系统级设计语言

目前集成电路的设计已经进入SoC时代，介绍了SoC设计所用的系统级设计语言的发展情况，以及典型的系统级设计语言在不同设计层次上的描述能力；并介绍了几种典型的系统级设计语言，给出了这些语言之间的特点对比，最后阐述了对系统级设计语言的看法，展望了其发展前景。     

一种基于比特表的实时多任务新调度算法

主要讨论常见的几种多任务实时性处理算法的优缺点，提出一种更能满足多任务实时性处理的算法——基于比特表的时间片算法。这种算法主要是把常规的比特表中的任务按照时间片进行分配，以很好地完成实时性要求高且任务执行时间较长的任务，而不影响其它实时性要求更高的任务的完成。     

一种面向嵌入式SoC设计的混合级硬/软件协同验证技术

SoC已经成为嵌入式系统必不可少的解决方案。验证如此复杂的嵌入式SoC是非常困难的,系统设计需要新的验证技术更快更好地完成系统功能验证任务。通过比较当前3种主要的嵌入式系统验证技术:软件仿真技术、硬件模拟技术、硬/软件协同验证仿真技术,介绍基于指令集仿真器和FPGA相结合的、面向IP核复用的混合级硬/软件协同验证环境,并提出混合级协同验证总线功能模块的构成。该技术不仅可以提高设计的可信性和验证速度,而且能够继承当前大多数硬件模拟验证方法。     

基于分时采样系统的通道失配误差研究

基于分时采样原理,设计了一种16GS/s高速数据采集系统。针对采样时钟的差相问题进行了分析,提出了基于PCB蛇行走线的解决方案;在传统四参数正弦拟合算法的基础上提出了一种通过收敛的频率计算方式计算迭代初始值的方法,大大减小了计算量,提高了计算精度。MATLAB仿真结果验证了算法的可行性与精确度。     

时间敏感网络研究现状及发展趋势

时间敏感网络是新一代确定性网络技术,其主要面向工业物联网,工业自动化,车载网络以及航空航天电子系统网络等安全关键领域.该技术以标准以太网为基础,扩展了时间同步、时间感知流量调度和流无缝冗余传输的能力,支持实时数据和非实时数据共网传输,可实现信息网络与控制网络的融合.本文调研了近年来时间敏感网络技术的研究现状并进行了系统...     

一类基于AMBA总线的SDRAM控制器设计

提出一类SDRAM控制器的设计方法,针对SDR SDRAM的突发特性,采用数据预读取机制提高SDRAM的读取效率,同时又加入了写指令FIFO消除读缓存带来的负面影响.并且以该控制器在AHB总线的集成为例,实现了控制器在SoC中的应用.功能仿真和FPGA验证均表明本设计能够准确高效地实现对SDR SDRAM的访问控制.