基于动态双轨逻辑的抗功耗攻击安全芯片半定制设计流程

采用动态双轨逻辑实现安全芯片中密码运算模块可以有效抗功耗攻击,但也存在面积、功耗以及运算性能等方面的弱点.本文采用动态双轨与静态单轨逻辑混合设计以实现密码运算模块,并且采用了非对称时钟,这样可达到较好的性能折衷.本文给出了混合设计所遵循的设计约束和时序约束,设计实现了一个动态双轨标准单元库,并给出了一个抗功耗攻击的安全芯片半定制设计流程.根据这个设计流程,本文设计实现了一个3DES协处理器,其中8个S盒全部采用动态逻辑实现,其余部分采用静态逻辑实现;实验结果表明本文给出的混合设计方法和对应的设计流程是完全可行的.     

识别密码算法具体实现中潜在功耗攻击的理论分析方法

为验证密码算法具体实现技术抗功耗攻击的有效性,提出一种可发现在密码算法具体实现中可能存在的功耗攻击的分析方法,主要包括识别潜在攻击的基本理论、描述密码算法具体实现的增强数据相关图、根据基本理论和增强数据相关图以识别不同强度功耗攻击的算法,并给出针对一种典型的AES算法防护技术的分析结果.结合文中的结果以及密码算法部件抗功耗攻击能力的量化分析,可以建立相应的抗功耗攻击的设计流程.     

不同设计层次下密码运算部件抗功耗攻击能力量化评估技术

为设计有效抗功耗攻击且具有高性价比的安全芯片,需要在其设计实现过程中量化分析密码运算部件抗功耗攻击的防护能力,其关键在于评估防护能力以及模拟密码运算部件的瞬态功耗.以成功实施功耗攻击所需的样本数来量化密码运算部件抗功耗攻击能力,提出了成功实施功耗攻击所需样本数的估算方法;在RTL(register transfer level)级、综合后以及布局布线后等不同设计层次进行瞬态功耗模拟的技术;以及以空间换时间和多线程并行模拟技术,以提高瞬态功耗的模拟速度,也可以用于大规模电路的瞬态功耗模拟.     

基于奇系数Comb的椭圆曲线密码抗功耗攻击方案

针对资源受限的密码芯片在抵抗功耗攻击中存在效率和安全两个方面的矛盾。通过将标量采用奇系数梳状算法进行编码,然后结合预计算表将椭圆曲线标量乘法运算转化为一组小标量乘法运算,并利用基点掩码技术实施抗功耗攻击,提出一种基于奇系数Comb的椭圆曲线密码抗功耗攻击方案。算法性能分析结果表明:与传统的抗功耗攻击方案相比,给出的抗功耗攻击方案不仅可以抵抗简单功耗攻击、差分功耗攻击、零值寄存器功耗攻击和零值点功耗攻击,并且能够在存储空间和主循环运算量基本保持不变的情况下具有更高效的运算效率,在各种资源受限的应用系统中具有较好的实际应用价值。     

一种安全高效的椭圆曲线密码抗功耗攻击算法

功耗攻击由于实现简单、攻击效率高已成为当前密码芯片最具威胁的攻击手段之一.为有效解决安全和效率两方面的矛盾,通过将椭圆曲线密码标量进行带符号阶乘展开式编码,并利用折半运算提高标量乘法运算效率,然后结合基点掩码实现抵抗功耗攻击,从而给出一种安全高效的抗功耗攻击椭圆曲线密码算法.算法的安全性及效率分析结果表明,所给抗功耗攻击算法不仅可以抵抗各种功耗攻击,并且与传统抗功耗攻击算法相比,新算法的运算效率提高了24.85％～ 25.73％,在各类资源受限的应用系统中具有较好的应用价值.     

一种安全高效的 ECC抗功耗攻击方案

功耗攻击由于实现简单、攻击效率高,已经成为当前密码芯片最具威胁的攻击手段之一.为有效解决安全和效率两方面的矛盾,通过将椭圆曲线密码标量进行带符号阶乘展开式编码,并利用折半运算提高标量乘法运算效率,然后结合基点掩码实现抵抗功耗攻击,从而给出一种安全高效的抗功耗攻击椭圆曲线密码方案.算法的安全性及效率分析结果表明:所给抗功耗攻击方案不仅可以抵抗各种功耗攻击,并且与传统抗功耗攻击方案相比,新方案的运算效率提高了24.83％～27.24％,在各类资源受限的应用系统中具有较好的应用价值.     

集成模乘求逆双重运算的抗击RSA协处理器

提出了一种集成模乘求逆双重运算的抗攻击RSA协处理器设计.在设计中引入了指数重编码和双位扫描的方法以提高模幂运算的速度,并采用数据屏蔽和随机重编码的方案来防御功耗分析攻击.基于字串行架构实现了模乘和求逆运算,并提出了相应的可伸缩蒙哥马利模乘算法,使基本运算具有数据通路小、可伸缩性强的特点.在VLSI设计上实现了模乘和求逆运算的硬件复用,大幅度地降低了成本.FPGA验证表明协处理器能够正确地完成所有预定的功能.TSMC0.25um工艺综合结果显示,协处理器的工作频率可达170MHZ,总的规模(包括核心电路与存储单元)约为26K等效门.因此本文RSA协处理器体现了多功能、可伸缩、抗攻击和低成本的综合优势.     

可扩展公钥密码协处理器的设计与实现

在信息安全领域中,公钥密码算法具有广泛的应用.模乘、模加(减)为公钥密码算法的关键操作,出于性能上的考虑,往往以协处理器的方式来实现这些操作.针对公钥密码算法的运算特点,本文提出了一种可扩展公钥密码协处理器体系结构以及软硬件协同流水工作方式,并且改进了模加(减)操作的实现方法,可以有效支持公钥密码算法.同时,该协处理器体系结构也可根据不同的硬件复杂度及性能设计折衷要求,进行灵活扩展.     

基于带符号双基数系统的抗功耗攻击方案算法

研究安全芯片中椭圆曲线密码抗功耗攻击的方案,由于芯片的资源受限,所以主要从提高计算效率和抵御多种功耗攻击两个方面进行分析。利用贪婪算法对密钥重新编码减少密钥编码长度,以提高运算效率,并结合抗功耗攻击的基点掩码算法,给出一种基于双基数系统标量乘算法的抗功耗攻击方案。经安全性分析,该方案可以抵御多种功耗攻击,并且椭圆曲线密码算法在芯片中具有较高的计算效率。     

具有防御功耗攻击性能的双域椭圆曲线密码处理器设计

提出了一种新型椭圆曲线密码处理器设计方案．采用OJW（最优联合权重）点乘调度算法加速点乘运算，该方法对椭圆曲线数字签名算法的验证运算尤为有效．通过引入双域求逆与Montgomery模乘相统一的算法和数据通路，处理器能进行任意GF（p）和GF（2^n）域上的有限域运算．同时针对简单功耗攻击和差分功耗攻击，本文提出了有效的抗攻击措施．基于SMIC 0．18CMOS工艺的实现结果表明，该设计在面积、速度、芯片抗攻击性能方面较同类设计有明显优势．     

Efficient integration of coprocessor in LEON3 processor pipeline for System-on-Chip design

In this paper, we have proposed an efficient method for integrating longer pipeline coprocessors with SPARCv8 compliant processor implementations that requires minimum changes in the existing processor pipeline. The proposed integration method is independent of the length of the coprocessor pipeline. We have used COordinate Rotation DIgital Computer (CORDIC) core as the coprocessor that has been integrated with SPARCv8 based LEON3 processor. Only a subset of the coprocessor instructions defined in the Instruction Set Architecture (ISA) are required in our proposed method. The required synchronisation of data and control signals between the coprocessor and LEON3 pipeline has been presented in detail. The performance of the resulting closely-coupled design is compared with bus-based integration in terms of speed, power and area in the System-on-Chip (SoC) design, and both FPGA and ASIC results are reported. Our proposed integration method shows significant improvements over bus-based method for applications that require consecutive coprocessor operations in terms of CPI metric along with substantial reduction in number of cycles. Similar strategy can be employed for integration with coprocessors having different pipeline lengths.     

用于加解密流程控制的协处理器

本文设计与实现了一种专用于加解密流程控制的协处理器．协处理器根据特定的应用需求,自定义了一种精简的8位指令集,同时采用与SoC系统一致的32位数据位宽设计．协处理器采用三级流水线设计,数据旁路的设计解决了流水线中的数据冒险．通过与加解密算法IP联合测试仿真,验证了协处理器能够灵活地完成加解密流程控制工作．通过SMl加密实验,证明了协处理器能够提供较主处理器更好的性能,同时释放大量的主处理器资源,显著提高了SoC的性能．最后DC综合结果显示,该协处理器只占用了很小面积．     

S12X系列双核单片机的整车控制器CAN结点设计

XGATE内核的MC9S12XE系列双核单片机具有数据处理速度快、反应时间短、功耗低等优点,在汽车电子领域有着很好的应用前景。本文介绍了Freescale公司MC9S12X系列双核单片机在混合动力汽车整车控制器中应用的优点,给出了其进行CAN总线通信的硬件接口设计与执行流程。最后给出了其利用协处理器XGATE管理CAN总线通信的典型配置方法。     

面向云端FPGA的卷积神经网络加速器的设计及其调度

卷积神经网络的高计算复杂性阻碍其广泛用于实时和低功耗应用,现有软件实现方案难以满足其对运算性能与功耗的要求,传统面向FPGA的卷积神经网络构造方式具有流程复杂、周期较长和优化空间较小等问题。针对该问题,根据卷积神经网络计算模式的特点,提出一种面向云端FPGA的卷积神经网络加速器的设计及其调度机制。通过借鉴基于HLS技术、引入循环切割参数和对卷积层循环重排的设计,采用模块化方式构造网络,并进行参数拓展以进一步优化加速器处理过程;通过分析系统任务和资源的特性总结调度方案,且从控制流和数据流两方面对其进行优化设计。与其他已有工作相比,提出的设计提供了一种同时具有灵活性、低能耗、高能效和高性能的解决方案,并且探讨了加速器的高效通用调度方案。实验结果表明,该加速器可在有效提高运算整速度的同时减少功耗。     

基于Xilinx SoPC的可重构嵌入式计算系统的研究与设计

由于应用种类、实时性以及处理效率等要求,高性能嵌入式计算硬件平台需要具备相当的计算能力以及一定的适应性。为此提出了一种基于Xilinx FPGA的动态可重构的片上系统设计方案。系统采用专用硬件来执行计算密集型任务,运用动态可重构技术来支持硬件处理模块功能的动态配置。研究了Xilinx可编程片上系统上的3种硬件加速方案:CPU协处理器、PLB扩展加速器和MPMC扩展加速器。实验数据表明MPMC加速器性能最优。在Vir-tex5 FPGA器件上实现了可动态重构的MPMC加速器,以128位AES加密、解密两个功能模块为例,从硬件资源占用率、重构延时等角度考察了可重构系统的特点。     

低功耗射频微系统时钟动态切换方法

为满足射频微系统芯片的降低功耗要求,使国产射频微系统能够得到更为广泛的应用,提出了一种考虑低功耗的射频微系统时钟动态切换管理方法.考虑芯片功耗设计问题,利用局部位置的系统时钟的自适应动态切换,对芯片运行切入点进行了设计;基于数字时钟对射频微系统的处理加速单元进行晶振替换,并对芯片时钟进行动态自适应调整,降低了芯片运行功耗;仿真分析表明:相对于实测数据,所提方法在芯片运行功耗上具有更优异的表现.     

基于低阈值单元的高性能低功耗设计方法

在高性能IC设计中对高低两种阈值电压技术进行比较,利用低阈值电压降低动态功耗的手段实现降低总功耗的目标,并分析出了两种阈值电压低功耗设计各自适应的电路类型。首先对40nm工艺中标准单元的内部功耗、时序、尺寸进行分析。接着在相同延时下对高阈值和低阈值两种标准单元所设计的反相器链时序电路的功耗进行对比分析。最后基于Benchmark和AES两种类型电路,分别采用高阈值和低阈值进行综合,对比得出在相同时钟周期下更低功耗的设计所对应的阈值电压设计方式。结果显示,在相同的时钟频率下,对动态功耗占据总功耗比例极大的电路使用低阈值设计得到的功耗更低。同样,在动态功耗比例不是极大的电路中,当低阈值综合的slack为正时,以及当高阈值综合的slack为负、低阈值的slack为0时,用低阈值设计功耗更低;而当高阈值、低阈值综合的slack都为0时,用高阈值设计功耗更低。     

基于nRF24L01的无线温度采集控制系统的设计

介绍了一种基于nRF24L01的无线温度采集控制系统的设计方案,阐述了系统体系结构及软、硬件设计。该系统在硬件上采用低功耗单片机ATmega16和2.4 GHz无线射频芯片nRF24L01设计,抗干扰能力强、可靠性高;在软件上采用时间片轮转法进行任务调度,实时性好、功耗低。测试结果表明,该系统控制方便、测量精度高、测温范围宽,能够可靠地实现温度的采集控制和无线数据的传输。     

A new countermeasure against side-channel attacks based on hardware-software co-design

This paper aims at presenting a new countermeasure against Side-Channel Analysis (SCA) attacks, whose implementation is based on a hardware-software co-design. The hardware architecture consists of a microprocessor, which executes the algorithm using a false key, and a coprocessor that performs several operations that are necessary to retrieve the original text that was encrypted with the real key. The coprocessor hardly affects the power consumption of the device, so that any classical attack based on such power consumption would reveal a false key. Additionally, as the operations carried out by the coprocessor are performed in parallel with the microprocessor, the execution time devoted for encrypting a specific text is not affected by the proposed countermeasure. In order to verify the correctness of our proposal, the system was implemented on a Virtex 5 FPGA. Different SCA attacks were performed on several functions of AES algorithm. Experimental results show in all cases that the system is effectively protected by revealing a false encryption key.