基于FPGA的高速数据存储系统优化设计

针对遥测系统数据记录装置中数据传输速率与存储速率不匹配的问题,提出Flash的并行存储方案,采用交替双平面的编程方式可以使得存储器的存储速率达到单片Flash最高存储速率的2倍,即60 MB/s;对控制单元FPGA内部双端口RAM的逻辑设计进行改进,解决了数据存储异常的现象。在数据回收方面,提出了多备份的设计思想和备用读数接口的设计方案,已在工程应用中得到成功实践,验证了该数据记录装置的可靠性。     

基于FPGA线性方程组的存储优化设计

将基于现场可编程门阵列(FPGA)的改进Cholesky分解应用于大规模线性方程组求解时,会出现存储资源限制和带宽瓶颈问题.为此,提出一种基于层次化存储策略和多端口分块式访问方式的解决方案.结合片内双极随机存取存储器(BRAM)与片外同步动态随机存取存储器(SDRAM),构成分层存储结构,通过片内存储复用降低存储资源需求.采用多端口分块式方式访问片外SDRAM,提高带宽并规避随机数据存取的访问延迟.测试结果表明,相对于Xeon CPU,该方案能够实现17倍～215倍的效率提升.     

用CPLD和FLASH存储器配置FPGA

随着FPGA生产商推出更高密度FPGA器件,要求更多的配置芯片存储配置数据并配置FPGA.本文介绍了采用计算机并口下载配置数据并用CPLD、FLASH存储器组成的被动串行（PS）配置系统配置高密度FPGA的方法,其方法是用CPLD作为控制器控制FLASH存储器对高密度的FPGA进行配置,通过使用一个FLASH存储器和一个CPLD器件可代替容量有限的专用配置芯片,具有配置速度快、实现容易的特点.     

8位CPU总线采样记录仪的设计

设计了一种8位CPU总线采样记录仪,对51单片机总线进行采样,从中提取如下4种信息并存储：片外程序代码和地址、片外数据存储器的数据和地址。它基于Altera公司提供的DE0开发板,外接AT89S52单片机最小系统,带触摸LCD和SD卡,在FPGA内实现总线采集模块,共同构建了一个SOPC系统,通过在Nios II中运行的软件对数据进行存储、处理。测试结果表明,采集的数据可使用TXT文件的格式存放在SD卡上,同时可在液晶屏上显示和查找。     

高速大容量固态存储器设计

为满足信息的高速大容量存储需求,提出基于闪存(FLASH)的固态存储器设计方法。介绍FLASH的结构、存储操作的实现方法和高速存储等相关技术。以通用串行总线和现场可编程门阵列(FPGA)可编程设计为基础,通过FPGA对多片FLASH的编程控制实现高速大容量存储。仿真结果证明,该方法能实现80 MB/s的数据记录速度和20 MB/s的数据回放速度,以及256 GB的存储容量。     

FPGA片上PowerPC系统设计

针对星载合成孔径雷达数据压缩器接口非标准、功能测试复杂的特点,文中采用了嵌入式片上系统的思想开发了一种新型的辅助数据测试仪;该系统利用嵌入在FPGA中的PowerPC405处理器硬核完成数据传送功能,大大提高了系统集成度;利用FPGA的逻辑单元搭建存储器和外设控制器,从而提高了设计的灵活性;其应用结果表明系统数据传输稳定、可靠,并且可增加更多外设控制器以扩充辅助数据测试仪的功能,因而可移植性强.     

基于FPGA的高速大容量FLASH存储

本文研究RS-422电平传输串行数据,通过FPGA把串行数据转化为并行数据存储到高速大容量的FLASH的存储系统的具体设计,FPGA(现场可编程门阵列)为存储阵列的核心.不仅分析了RS-422电平在具体使用时需要注意的问题,而且针对外部高速数据的输入,在数据存储部分引入新的方法,能够更加快速的实现FLASH存储器对高速实时数据的可靠存储.     

新型存储控制器的研究设计

随着存储器的不断发展及系统功能的不断增强，系统对存储控制器提出了更高的要求。为此，需要开发成本低、效率高、应用广泛的新型存储器控制器。本新型存储控制器是基于FPGA的设计方案采用自顶向下（TOP-DOWN）的设计思想，遵循FPGA的设计流程实现的。新型存储控制器设计了3类接口：存储器接口、MPU／MCU接口、USB接口。存储控制器通过存储器接口来控制存储器；MPU／MCU接口可以控制存储器接口和存储控制器的状态；USB接口可以连接PC和带有USB接口的设备。此新型存储控制器可用于工业、PC、数字设备、信息家电等多个领域，有广泛的技术性和实用性。     

基于FPGA的DDR3存储控制的设计与验证

DDR3SDRAM是第三代双倍数据传输速率同步动态随机存储器,DDR3具有高速率、低电压、低功耗等特点[1-2];在DDR3控制器的实际使用中,如何将用户需要存储的数据在DDR3中快速存储非常重要,如果数据被送到DDR3接口的速度低,则会影响DDR3的存储速度,同时影响DDR3的实际应用,因此,针对DDR3存储器设计存储控制有重要的意义[2];基于此设计主要分为低速读写控制与高速流读写控制,低速读写控制主要用于小数据量的操作,高速流读写控制主要用于批量数据的存储操作;此设计在FPGA上通过了大量数据读写的验证,证明数据存储的正确性;经过测试,在高速流读写模式下,DDR3存储控制设计的带宽利用率最大为66.4%;此设计在功能和性能上均符合系统总体设计的要求。     

FPGA架构上面向稀疏矩阵求解的静态调度算法

在电力系统仿真中,大型稀疏矩阵的求解会消耗大量存储和计算资源,未有效利用矩阵的稀疏性将导致存储空间浪费以及计算效率低下的问题。当前关于稀疏矩阵求解算法的研究主要针对众核加速硬件,聚焦于挖掘层次集合的并行度以提升算法的并行效率,而在众核处理器架构上频繁地进行缓存判断及细粒度访问可能导致潜在的性能问题。针对基于现场可编程门阵列（FPGA）的下三角稀疏矩阵求解问题,在吴志勇等设计的FPGA稀疏矩阵求解器硬件结构的基础上,提出一种静态调度求解算法。通过对稀疏矩阵进行预处理,设计数据分布和指令排布流程,将下三角稀疏矩阵的求解过程静态映射到多个FPGA片上的处理单元,以实现下三角稀疏矩阵在FPGA上的并行高速求解。将串行算法中所有的隐式并行关系排布到缓冲中,使得所有计算单元都能实现计算、访存和单元间通信的高效并行,从而最大限度地利用FPGA的硬件资源。典型算例上的测试结果表明,相较传统的CPU/GPU求解算法,该算法能够实现5~10倍的加速效果。     

用于图像处理的FPGA存储器优化分配

现场可编程门阵列(FPGA)在计算机视觉应用领域有着广阔的前景,然而FPGA有限的片上存储器资源难以满足应用场景下性能、尺寸和功率的需求。针对这个问题,研究片上存储器的资源分配,在最小化片上资源使用和整体功耗的前提下提出一种易于实现的分区平衡算法。实验结果表明,与商用FPGA高级综合工具相比,本文算法的利用率提高达60%,且动态功耗降低了约70%。在高级算法MeanShift跟踪的实验中,实验结果显示,分区算法可以在不影响关键性能的前提下降低总功耗高达30%。     

划分位无冲突哈希在trie树分组中的研究

随着网络带宽的不断增长,迫切需要时空高效的数据包处理技术,满足线速处理和低存储需求。在高速片上存储器上存储所有的攻击特征,可以实现对数据包的高速检测,但受限于有限的片上存储器空间。通过基于划分位构建无冲突哈希函数,实现对片上存储器有效的控制,攻击特征平均分配到trie树每层的多个组中。该结构可以在同一个芯片中实现流水并行地执行,获得比较大的吞吐量。理论及实验表明该方法在片上存储器一次就执行完复杂的完全匹配操作,显著地降低片上存储空间需求。     

SW26010处理器上的并行结构化稀疏三角方程组求解器

很多强化学习方法较少地考虑决策的安全性,但研究领域和工业应用领域都要求的智能体所做决策是安全的.解决智能体决策安全问题的传统方法主要有改变目标函数、改变智能体的探索过程等,然而这些方法忽略了智能体遭受的损害和成本,因此不能有效地保障决策的安全性.在受限马尔可夫决策过程的基础上,通过对动作空间添加安全约束,设计了安全Sarsa (λ)方法和安全Sarsa方法.在求解过程中,不仅要求智能体得到最大的状态-动作值,还要求其满足安全约束的限制,从而获得安全的最优策略.由于传统的强化学习求解方法不再适用于求解带约束的安全Sarsa (λ)模型和安全Sarsa模型,为在满足约束条件下得到全局最优状态-动作值函数,提出了安全强化学习的求解模型.求解模型基于线性化多维约束,采用拉格朗日乘数法,在保证状态-动作值函数和约束函数具有可微性的前提下,将安全强化学习模型转化为凸模型,避免了在求解过程中陷入局部最优解的问题,提高了算法的求解效率和精确度.同时,给出了算法的可行性证明.最后,实验验证了算法的有效性.     

基于FPGA的CNN图像识别加速与优化

目前,CNN已广泛应用于许多应用场景中,包括图像分类、语音识别、视频分析、文档分析等。由于CNN计算密集,常以GPU进行加速,但GPU功耗高,不适用于CNN推理阶段。基于此,文中研究了基于FPGA的CNN图像识别加速与优化的应用方法,利用Intel FPGA提供的OpenCL SDK,在FPGA板卡上设计并优化了CNN前向模型。首先,针对计算量问题,通过功能模块划分,充分发挥FPGA的高计算效能优势。其次,优化核心算法,提高运行速度;分析特征图处理操作,利用参数共享策略降低数据存储量;采用通道传输数据,减少访问片外存储次数。最后,对数据缓存、数据流、循环进行优化设计,缓解了FPGA片上的资源限制;通过量化参数降低FPGA内存资源占用量。实验结果表明,FPGA具有较低的功耗,CPU的功耗是其2.1倍,而GPU的功耗是其6.5倍;与近年来相关领域文献中提出的方法相比,所提方法具有较高的吞吐量和计算性能。     

基于SAT的多目标故障测试向量动态压缩方法

针对传统的自动测试图形向量生成采用逐个求解单一故障模型导致生成测试向量数据量巨大的缺点, 提出一种基于布尔满足性(boolean satisfiability, SAT)的多目标故障测试向量动态压缩方法, 同时论证多目标故障测试生成问题为布尔满足性问题。该方法将具有鲁棒性的SAT算法嵌入经典的动态压缩流程中, 首先利用经典动态压缩算法求解最小测试向量检测大部分失效故障, 然后采用SAT求解器对未测出的多故障电路进行同一求解和附加约束求解方式, 最终得到故障覆盖率高的测试向量和同一测试最大故障列表。实验数据表明, 在相同电路模型情况下, 此方法求得的测试向量相比经典动态压缩减少高达70%。     

一种基于树形结构的布鲁姆过滤器

本文提出一种基于多层次结构的树形布鲁姆过滤器TBF。多层次结构是近年来布鲁姆过滤器及相关数据结构研究的热点。这一结构使得多层次的存储方式得以实现,减轻了片上存储的负担,而且也加快了片上查找的速度。TBF是针对BloomingTree算法存在的缺陷所改进的一种更高效的算法,它能够在低于CBF的空间需求的条件下实现与CBF相同的功能。实验证明:与BloomingTree算法相比,TBF能够有效地解决BloomingTree算法在逻辑索引时的错误问题,而且比BloomingTree算法时间上更加高效:在层数不变假阳性相同条件下,查询时间平均提高13.4%;在假阳性不变层数相同条件下,插入时间平均提高17.9%,删除时间平均提高12%。     

A BDD SAT solver for satisfiability testing: An industrial case study

The satisfiability problem (SAT) is a fundamental problem in mathematical logic, constraint satisfaction, VLSI engineering, and computing theory. Methods to solve the satisfiability problem play an important role in the development of computing theory and systems. In this paper, we give a BDD (Binary Decision Diagrams) SAT solver for practical asynchronous circuit design. The BDD SAT solver consists of a structural SAT formula preprocessor and a complete, incremental SAT algorithm that is able to find an optimal solution. The preprocessor compresses a large size SAT formula representing the circuit into a number of smaller SAT formulas. This avoids the problem of solving very large SAT formulas. Each small size SAT formula is solved by the BDD SAT algorithm efficiently. Eventually, the results of these subproblems are integrated together that contribute to the solution of the original problem. According to recent industrial assessments, this BDD SAT solver provides solutions to the practical, industrial asynchronous circuit design problems.This research is supported in part by the 1993 ACM/IEEE Design Automation Award, by the Alberta Microelectronics Graduate Scholarship, by the NSERC research grant OGP0046423, and was supported in part by the NSERC strategic grant MEF0045793.Presently, Jun Gu is on leave with the Department of Computer Science, Hong Kong University of Science and Technology, Clear Water Bay, Kowloon, Hong Kong.     

基于寻找可满足2SAT子问题的SAT算法*

可满足问题（SAT）是一个NP-Hard问题。提出了一种求解SAT的新算法（FFSAT）。该算法将SAT问题转换为寻找一个可满足的2-SAT子问题。SAT问题虽然是NP完全问题,但是当所有子句长度不大于2时,SAT问题可以在线性时间求解。使用2-SAT算法-BinSat求解2-SAT子问题,当它不满足时,根据赋值选择新的2-SAT子问题。实验结果表明,采用本算法的结果优于UnitWalk。     

一种DDS任意波形发生器的ROM优化方法

提出了一种改进的基于直接频率合成技术(DDS)的任意波形发生器在现场可编程门阵列(FPGA)上的实现方法。首先将三角波、正弦波、方波和升/降锯齿波的波形数据写入片外存储器,当调用时再将相应的数据移入FPGA的片上RAM,取代分区块的将所有类型波形数据同时存储在片上RAM中的传统方法;再利用正弦波和三角波的波形在4个象限的对称性以及锯齿波的线性特性,通过硬件反相器对波形数据和寻址地址值进行处理,实现了以1/4的数据量还原出精度不变的模拟信号,从而将整体的存储量减小为原始设计方案的5%。经验证,这种改进方法正确可行,能够大大降低开发成本。     

A fast and scalable architecture to run convolutional neural networks in low density FPGAs

Deep learning and, in particular, convolutional neural networks (CNN) achieve very good results on several computer vision applications like security and surveillance, where image and video analysis are required. These networks are quite demanding in terms of computation and memory and therefore are usually implemented in high-performance computing platforms or devices. Running CNNs in embedded platforms or devices with low computational and memory resources requires a careful optimization of system architectures and algorithms to obtain very efficient designs. In this context, Field Programmable Gate Arrays (FPGA) can achieve this efficiency since the programmable hardware fabric can be tailored for each specific network. In this paper, a very efficient configurable architecture for CNN inference targeting any density FPGAs is described. The architecture considers fixed-point arithmetic and image batch to reduce computational, memory and memory bandwidth requirements without compromising network accuracy. The developed architecture supports the execution of large CNNs in any FPGA devices including those with small on-chip memory size and logic resources. With the proposed architecture, it is possible to infer an image in AlexNet in 4.3 ms in a ZYNQ7020 and 1.2 ms in a ZYNQ7045.