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针对可重构系统中的数据流驱动应用,提出支持动态可重构的软/硬件统一多线程编程模型SHUMDR及其层次化实现.通过硬件线程接口设计、操作系统内核扩展,便于设计人员以统一的线程视图描述应用的软硬件划分.以数据加密/解密为例进行测试的结果表明,统一线程抽象带来的时间开销和空间资源占用率较小,该模型在探索编程灵活性的同时,能够有效地兼顾硬件的效率. 相似文献
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基于FPGA软件/硬件协同设计模式 总被引:1,自引:0,他引:1
可重构的计算机系统利用现场可编程门整列(FPGA)加快那些在CPU中运行过于缓慢计算的速度。在CPU中运行的软件用来重构FPGA芯片让芯片能够根据系统的需要运行特定的运算。这些系统一般使用消息传递机制来实现软件(运行在CPU和FPGA中)和硬件之间的通信。但是有一个缺点软件需要被写在一个特定的消息传递模式中。文章提出了一个新的轻便的软件和可重构硬件之间的接口。软件端能使用常规方法调用进行复杂计算,这些调用能被拦截和翻译成硬件消息。同样的,在硬件端能够使用软件的方法。这种接口不仅让实现新JAVA/FPGA协同设计变得简单,更重要的是加快了Java程序的运行速度。 相似文献
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可重构硬件操作系统BORPH提供的硬件进程概念和以硬件为中心的执行模型可极大地提高可重构计算平台的易用性.BORPH-N为BORPH的扩展系统,主要的扩展是支持在共享存储可重构计算平台上的运行.BORPH-N为硬件进程提供基于共享存储、符合Unix语义的高性能进程间通信支持:共享存储和信号量.利用这两项服务,硬件进程可与系统中其他所有软件进程和硬件进程进行交互.可重构计算的重要目标是利用可重构逻辑对应用的耗时部分进行加速,所以软硬件交互机制的效率至关重要.通过类似远程调用这种简单方式来提供这两项服务,软硬件交互频繁,开销较大,性能难以满足需求.BORPH-N使用的优化策略基于独立执行的基本思路进行设计.实验结果表明,BORPH-N所需硬件开销较小,为硬件进程提供的共享存储和信号量的效率逼近硬件平台的峰值,可以满足实际应用的需求. 相似文献
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针对6G时代多样的边缘计算要求,基于FPGA上的可重构技术可以实现更低的时延同时提供多样性的服务。基于局部动态重配置的思路,使用ICAP接口对FPGA资源进行重新配置,从而实现FPGA逻辑上的局部动态可重构方案。借鉴操作系统中软件进程管理的思想,基于Linux操作系统中引入硬件进程的概念,这样可以将一整块FPGA资源划分为多个小的FPGA资源块,每一个小的可重构的FPGA资源块都可以抽象成为一个硬件进程,硬件进程实际并不运行在CPU上而是运行在FPGA逻辑资源区域中,在操作系统上只是硬件进程的软件语言描述。由此,设计出CPU加FPGA的硬件方案来实现局部可重构系统,并在Xilinx公司Zynq系列芯片上进行了验证,将FPGA硬件资源进行进程式调度以及资源分配,大大提高了FPGA硬件资源的利用率以及灵活性。 相似文献
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毛兴权 《数字社区&智能家居》2009,5(2):991-993
可重构计算的研究使用高度灵活的计算结构进行高性能计算。近年来采用FPGA器件来创建可重计算平台的研究大量出现。基于高级语言的FPGA编程技术可以让软件工程师摆脱硬件的干扰,致力于算法的实现。Impulse C语言工具集就是一种对软硬件划分和软硬件过程协同设计的相对简单的、基于C语言的方法,它与高效的基于FPGA的硬件编译器相结合,形成了一种完整的混合处理器和FPGA实现的方法。这些工具极大地简化了可重构部件的设计过程,但是在高效性和电路优化等方面跟手工设计仍有差距。 相似文献
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针对CPU上计算机指令的执行消耗大量的资源,以及FPGA的通用,提出专用领域可重构算粒集的概念。算粒集的执行并非按指令执行,以硬件可重构方式完成不同粒度的功能单元实现,减少大量资源的消耗,同时专用于密码领域。以密码领域WinZip口令恢复的算粒集的提取验证为例,在不同平台上使用与未使用可重构算粒集实现WinZip口令验证,充分说明了在密码领域使用可重构算粒集的优越性。 相似文献
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为了提升国产平台的计算性能,采用国产CPU+FPGA的异构架构,设计了基于国产CPU的可重构计算系统。该系统包括基于国产CPU的主机单元和FPGA可重构加速单元,主机单元负责逻辑判断与管理调度等任务,FPGA负责对计算密集型任务进行加速,并采用OpenCL框架模型进行编程,以缩短FPGA的开发周期。为了验证该系统的性能,采用AES加密算法来测试该系统的计算性能,通过对不同长度的明文进行AES加密测试,并与CPU串行处理结果进行对比,得出:相比于单核FT-1500A CPU串行加密方式,采用可重构计算系统并行加密能够获得120多倍的加速比,且此加速比会随着明文长度的增加而成非线性增大。实验结果表明:基于国产CPU的可重构计算系统能够大幅提升国产平台的计算性能。 相似文献
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采用预配置策略的可重构混合任务调度算法 总被引:2,自引:2,他引:2
在对可重构硬件资源进行抽象的基础上,采用软硬件混合任务有向无环图来描述应用,提出一种基于列表的混合任务调度算法.该算法通过任务计算就绪顺序及可重构资源状态确定硬件任务的动态预配置优先级,按此优先级进行硬件任务预配置,隐藏硬件任务的配置时间,从而获得硬件任务运算加速.实验结果表明,针对可重构系统中的软硬件混合任务调度,能够有效地降低配置时间对应用执行时间的影响. 相似文献
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高效的任务调度算法对可重构系统的性能有极大的影响。针对目前可重构系统任务在线调度算法的不足,提出了一种基于放置代价的调度算法。该算法考虑了3种代价,分别为:硬件任务在FPGA上的执行时间、占用的FPGA面积以及FPGA的碎片情况,并且也考虑了软硬件任务的统一调度。在调度过程中,当代价超过设定的阈值时,就拒绝其在FPGA上运行,并由CPU执行其软实现。通过合理地拒绝一些代价较大的任务,能够从整体上提高任务调度成功率。实验表明,同已有算法相比,该算法能够获得更高的任务截止保证率。 相似文献
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可重构资源管理及硬件任务布局的算法研究 总被引:1,自引:0,他引:1
可重构系统具有微处理器的灵活性和接近于ASIC的计算速度,可重构硬件的动态部分重构能力能够实现计算和重构操作的重叠,使系统能够动态地改变运行任务,可重构资源管理和硬件任务布局方法是提高可重构系统性能的关键.提出了基于任务上边界计算最大空闲矩形的算法(TT-KAMER),能够有效地管理系统的空闲可重构资源;在此基础上使用FF和启发式BF算法进行硬件任务的布局.实验表明,算法能够有效地实现在线资源分配与任务布局,获得较高的资源利用率. 相似文献
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Francisco Fons Mariano Fons Enrique Cantó Mariano López 《Journal of Real-Time Image Processing》2013,8(3):229-251
This work aims to pave the way for an efficient open system architecture applied to embedded electronic applications to manage the processing of computationally complex algorithms at real-time and low-cost. The target is to define a standard architecture able to enhance the performance-cost trade-off delivered by other alternatives nowadays in the market like general-purpose multi-core processors. Our approach, sustained by hardware/software (HW/SW) co-design and run-time reconfigurable computing, is synthesizable in SRAM-based programmable logic. As proof-of-concept, a run-time partially reconfigurable field-programmable gate array (FPGA) is addressed to carry out a specific application of high-demanding computational power such as an automatic fingerprint authentication system (AFAS). Biometric personal recognition is a good example of compute-intensive algorithm composed of a series of image processing tasks executed in a sequential order. In our pioneer conception, these tasks are partitioned and synthesized first in a series of coprocessors that are then instantiated and executed multiplexed in time on a partially reconfigurable region of the FPGA. The implementation benchmark of the AFAS either as a pure software approach on a PC platform under a dual-core processor (Intel Core 2 Duo T5600 at 1.83 GHz) or as a reconfigurable FPGA co-design (identical algorithm partitioned in HW/SW tasks operating at 50 or 100 MHz on the second smallest device of the Xilinx Virtex-4 LX family) highlights a speed-up of one order of magnitude in favor of the FPGA alternative. These results let point out biometric recognition as a sensible killer application for run-time reconfigurable computing, mainly in terms of efficiently balancing computational power, functional flexibility and cost. Such features, reached through partial reconfiguration, are easily portable today to a broad range of embedded applications with identical system architecture. 相似文献
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Michalis D. Galanis Gregory Dimitroulakos Costas E. Goutis 《The Journal of supercomputing》2006,38(1):17-34
A partitioning methodology between the reconfigurable hardware blocks of different granularity, which are embedded in a generic
heterogeneous architecture, is presented. The fine-grain reconfigurable logic is realized by an FPGA unit, while the coarse-grain
reconfigurable hardware by a 2-Dimensional Array of Processing Elements. Critical parts, called kernels, are mapped on the
coarse-grain reconfigurable logic for improving performance. The partitioning method is mainly composed by three steps: the
analysis of the input code, the mapping onto the Coarse-Grain Reconfigurable Array and the mapping onto the FPGA. The partitioning
flow is implemented by a prototype software framework. Analytical partitioning experiments, using five real-world applications,
show that the execution time speedup relative to an all-FPGA solution ranges from 1.4 to 5.0. 相似文献
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目前,可重构计算平台所支持的动态软硬件划分粒度多处于线程级或指令级,但线程级划分开销太大,而指令级划分又过于复杂,因此很难被用于实际应用之中。本文设计并实现了一种支持过程级动态软硬件划分的可重构片上系统(RSoC),提出了一种过程级硬件透明编程模型,给出了过程级的硬件封装方案;在分析软硬件过程根本区别的基础上,针对硬件过程开发了专门的管理模块,并利用部分动态重构等技术,实现了硬件过程的动态配置。实验表明该系统能够较好的支持过程级的动态软硬件划分,实现了节省资源、简化设计,提高性能等目的。 相似文献