一种基于CMOS工艺的掩模ROM设计

介绍了一种基于0.25μmCMOS工艺的128 Kbit掩模ROM设计,对ROM的结构和各模块进行了详细分析,研究了灵敏放大器的工作机理和结构,设计了一种新颖的灵敏放大器,使ROM的访问速度得到了有效的提高。     

Small-Scale CMOS Pseudo SRAM Module Design

An approach to design small scale CMOS static random access memory (SRAM) is proposed. The design of address decoder, memory cell, and the layout are included. This approach adopts flip-flop array structure.The flip-flops are used as the storage cells and they are stacked to form the whole SRAM module. The word select bit is generated from the address decoder. And one word at a time is selected for reading or writing. The design of the memory core‘s layout is also discussed since it should be optimized to save area and also should be convenient for realization. It‘s a full-custom layout. The address decoder is composed of combinational logic circuit and its layout is also designed as a full-custom layout. With all these modules, the integral structure of the SRAM is cartied out.     

一种面向边缘计算的混合内存系统

针对物联网智能终端的低功耗需求,提出了一种基于内存控制器扩展的低功耗混合内存系统.使用动态随机存储器和相变存储器构成混合内存结构,通过在内存控制器中添加迁移控制模块对混合内存进行管理.设计了一种改进的双队列算法,筛选出相变存储器中写请求较多的内存页面,并通过地址映射模块和迁移控制模块将写请求较多的页面从相变存储器迁移到动态随机存储器中,规避相变存储器写操作的缺陷,从而实现对低功耗混合内存系统的性能优化.仿真结果表明,与动态随机存储器构成的内存系统相比,混合内存系统的功耗延时积平均降低了43.9%,在面向边缘计算的应用场景中具有一定的可行性.     

Design of small-area multi-bit antifuse-type 1 kbit OTP memory

A multi-bit antifuse-type one-time programmable (OTP) memory is designed, which has a smaller area and a shorter programming time compared with the conventional single-bit antifuse-type OTP memory. While the conventional antifuse-type OTP memory can store a bit per cell, a proposed OTP memory can store two consecutive bits per cell through a data compression technique. The 1 kbit OTP memory designed with Magnachip 0.18 μm CMOS (complementary metal-oxide semiconductor) process is 34% smaller than the conventional single-bit antifuse-type OTP memory since the sizes of cell array and row decoder are reduced. And the programming time of the proposed OTP memory is nearly 50% smaller than that of the conventional counterpart since two consecutive bytes can be compressed and programmed into eight OTP cells at once. The layout area is 214 μm × 327 μm, and the read current is simulated to be 30.4 μA. Foundation item: Project supported by the 2nd Stage of Brain Korea; Project supported by the Korea Research Foundation     

基于倍增技术的超低压高精度CMOS开关设计

设计一种能够工作在超低电源电压下的CMOS开关.该结构运用电压倍增器获得高压,此高压使开关产生的恒定大跨导和大信号摆幅能够在低压电路中传输信号,虚拟开关提高了信号传输精度.在分析电路工作机理的基础上,结合0.35μm标准工艺模型优化了电路参数.合理的电路结构设计和版图设计增加了电路的使用寿命.理论分析和Hsp ice模拟结果表明:该结构能够在低于1 V电源电压下工作,虚拟开关的应用使信号传输精度从69%提高到99.7%.该结构实现了低压下高精度的模拟开关设计.     

基于建立-向下偏转过程11-bit 1-MS/s逐次逼近型模数转换器的设计

采用0.35μm CMOS工艺设计了一款基于建立-向下(set-and-down)偏转过程11-bit1-MS/s的逐次逼近型模数转换器(SAR ADC),分析了电容网络的偏转过程。采用本文电容偏转过程的11-bit SAR ADC平均电容偏转能耗比传统的SAR ADC降低了81.25%,且单位电容的总数与传统SAR ADC相比也降低了50%。采用0.35μm 2P3M CMOS工艺对SARADC电路进行了版图绘制,版图尺寸约为705μm×412μm。后仿真结果表明,信号与噪声和失真比达到了66.6dB,有效精度达到了10.7bit。     

0.25μmCMOS实现的用于IEEE802.11b无线收发机射频模块的设计

无线局域网技术由于具有可移动接入、方便灵活等优势,近年来倍受重视,应用前景广阔。提出了基于IEEE802.11b协议的无线局域网收发机的系统总体设计方案,以此为基础,重点设计了系统的射频模块,包括低噪声放大器(LNA)、混频器(Mixer)。采用TSMC0.25CMOS工艺模型,利用AgilentADS2002软件进行了电路的CAD仿真,并绘制了版图。仿真实验结果显示,课题所设计的射频模块性能符合IEEE80211.b无线收发机的指标,对进一步完成整个系统设计具有参考价值。     

基于杂交算法的机翼结构布局优化设计

为了解决机翼结构布局优化问题,提出一种同时进行拓扑优化、形状优化及几何尺寸优化的杂交优化算法。对拓扑设计变量和形状设计变量采用混合编码方式构造染色体结构,利用MSC/NASTRAN实现尺寸优化,并将其结果作为布局遗传操作的依据,利用混合编码遗传算法进行布局优化。为了加快收敛进程,利用专家知识的启发性功能对布局设计区域进行了有效缩减,以产生符合工程实际要求的布局形式。通过对大展弦比机翼结构的布局优化设计计算,表明文中所提结构布局优化方法减重效果明显,是可行和有效的。     

基于双电压和倍频技术的低功耗高效率发射机

为了克服电池容量的局限性,延长芯片的待机时间,针对传统发射机的高功耗、低效率问题,提出新型发射机架构. 采用2级注入锁定环形振荡器提供多相信号,电荷泵自举升压电路对该多相信号进行电压提升,实现低电压低功耗设计. 边沿合成器对多相信号进行倍频,使前级电路工作在低频,降低系统功耗. 基于55 nm CMOS工艺,设计433 MHz ISM频段发射机进行验证. 仿真结果表明,发射机的输出功率为?9.7 dBm,环形振荡器和电荷泵自举升压电路工作在0.6 V电源电压下,边沿合成器工作在1.2 V电源电压下,发射机整体功耗为357.04 μW,效率为29.83%,版图面积为70 μm×100 μm. 实验结果证明,所提结构具有功耗低、效率高、面积小和复杂度低的优点.     

Optimization and design of inter-stage amplifier with wide output swing,high speed and high accuracy

To satisfy the design requirements of analog-to-digital converter （ADC） of high speed sampling system in an infrared focal plane array tester with 1024 × 1024 pixels, a first inter-stage amplifier of 12-bit 40- Msample/s pipelined ADC was designed with 0. 35 μm CMOS technology. On the basis of traditional two-stage amplifier, the cross-coupled class AB output stage and cascode compensation were adopted to improve the output vohage swing and bandwidth. Power dissipation was optimized with math tools. Circuit and layout design were completed. Simulation results show that the designed amplifier has good performance of 95 dB dc gain, ±2 V output voltage swing, 190 MHz bandwidth and 63° phase margin with feedback factor 1/4, 33 mW power dissipation and so on, which can meet the system requirements.     

相变存储器预充电读出方法

分析传统相变存储器读出方法读取速度受限的原因,提出一种预充电读出方法.该方法将本地位线充电到预充电电压后开始读取数据.预充电电压设置在第一参考电压和第二参考电压的中间值.第一参考电压为读取最高晶态电阻值的存储器件时的本地位线电压,第二参考电压为读取最低非晶态电阻值的存储器件时的本地位线电压.采用SMIC 40 nm CMOS工艺进行设计和仿真,1-Mb相变存储器的随机读取时间为6.64 ns;Monte Carlo仿真表明,最长随机读取时间为9.07 ns.传统读出方法的随机读取时间和最长随机读取时间分别为45.36 ns和128.1 ns.晶态单元读电流是4.84 μA.仿真结果表明,所提方法比传统方法能更好地抑制工艺角、电源电压和温度波动.     

FM声音合成芯片的优化设计与实现

针对经典的FM声音合成算法,采用CMOS工艺,提出了一种优化设计方案和实现方法。芯片面积大小1.48mm×1.89mm,电路中包括相位发生器、运算器、包络发生器等子模块,重点阐述了实现优化设计时内置的D/A转换器、固化ROM和寄存器序列。通过仿真分析和量产应用表明,方案顺利实现了高性价比、高性能、用途广泛的FM声音合成芯片开发。     

一种新型双通道MOS开关栅压自举电路

设计了一种新的低压、高速、高线性度的双通道MOS开关栅压自举电路,该电路采用同时自举NMOS和PMOS的并行结构,不但降低了MOS开关的导通电阻值,同时在输入信号的全摆幅范围内实现了常数的导通电阻;考虑了器件可靠性要求且与标准的CMOS工艺技术兼容．采用0.13μm CMOS工艺和1.2V工作电压的仿真实验表明,提出开关的导通电阻在全摆幅输入信号范围内的变化量小于4.3%;在采样频率为100MHz,输入峰峰值为1V,输入频率为100MHz时,提出开关的总谐波失真达到-88.33dB,较之传统的NMOS自举开关以及标准的CMOS传输门开关,分别提高了约-14.8dB和-29dB．设计的开关可应用于低压、高速高精度的开关电容电路中．     

基于65-nm CMOS工艺的W波段两路电流合成型功率放大器的设计

采用三级差分共源结构设计了一种基于65-nm CMOS工艺的W波段功率放大器,并利用两路电流型功率合成结构进行功率合成以提升输出功率.为了同时实现单差分转换、阻抗匹配、直流供电,匹配网络采用变压器结构.仿真结果显示,在1 V的电源电压下,该功率放大器的小信号增益为12.7～15.7 dB,3-dB带宽为84～104 GHz,饱和输出功率为14.6 dBm,峰值功率附加效率为9.7%.该功率放大器具有良好的大信号性能,且芯片的核心面积仅为0.115 mm~2.     

基于TMS320LF2407A的数据采集与传输系统的设计

TMS320LF2407A是TI公司推出的低功耗、高性能的DSP控制器,其内部具有多种外设接口。基于TMS320LF2407A设计的数据采集与传输系统,充分利用DSP片内的ADC转换模块、SPI串行通信模块、FlashROM等接口电路进行设计,可以完成工业自动化测量、石油勘探仪器设计等领域中的数据采集与传输任务,具有结构简单、功能强大、应用价值高等优点。     

可变长FFT并行旋转因子高效产生算法及实现

为了解决FFT处理并行旋转因子产生复杂、所需存储资源多的问题,该文在分体存储器结构的基础上,提出了一种新的旋转因子存储、访问策略．该策略保证混合基4/2 FFT算法每个蝶式运算所需的3个旋转因子均可无冲突并行访问,且在同一个旋转因子查找表的基础上,使计算任意小于最大可处理长度的FFT时,各级访问旋转因子地址的产生仅与最大可处理长度有关,而与当前处理长度无关．该算法仅用一个可移位累加数寄存器,实现计算过程中旋转因子地址产生的级间切换,且使一个存储体容量及访问次数减少了一半以上．     

一种适用于自旋磁随机存储器的低压写入电路

为了降低自旋转移力矩磁随机存储器的写入功耗,提出了一种低电源电压写入电路．该电路利用列选和读写隔离相结合的方法,减小了写入支路上的电阻,写入电源电压由1.8V降低为1.2V,写入功耗降低了近33 %．同时,该电路减小了读取电流对磁隧道结存储信息的干扰,可有效提高自旋转移力矩磁随机存储器的存储可靠性．利用65nm的磁隧道结器件模型和商用CMOS器件模型进行了电路仿真,仿真结果表明,低电源电压写入电路能有效降低自旋转移力矩磁随机存储器写入功耗,提高其可靠性．     

与CMOS热兼容的CRAM存储元结构研究

从硫属相变存储器CRAM(Chalcogenide-based phase-change RAM)的存储原理出发,建立存储元一维多层热传导结构模型。根据存储元的读写功能需求及其与CMOS驱动电路实现热兼容的条件,确定3个临界参数:相变材料熔化温度Tm、相变的临界区域Xc、CMOS驱动电路能承受的临界温度Tc。合理设定边界条件,利用差分法编程求解多层热传导方程得出温度分布曲线图。在临界参数的限制下,通过选择调整存储元的电极、隔热层、相变层的材料尺寸,并使用加热层对相变层进行加热,设计出的CRAM存储元结构模型不仅满足了CRAM存储元的存储读写要求,而且首次实现了CRAM存储元与CMOS电路的热兼容。     

电流模式线性变换高阶电流镜滤波器

为了设计具有电流控制功能的电流模式滤波器,研究了应用电流镜实现高阶线性变换有源滤波器。基于线性变换,给出了实现电流模式电流镜滤波器的系统设计简表,以便于设计全极点与椭圆函数滤波器。通过实例实现了仅由电流镜和接地电容组成的三阶椭圆低通滤波器。并采用0．18μm CMOS工艺对电路进行PSPICE仿真。仿真结果表明,该电路工作电压低（0．9V）,结构简单,灵敏度低,截止频率电流可调,适于全集成。     

基于GPU并行加速的探地雷达伪谱法三维正演模拟

随着探地雷达问题复杂度的加大以及对解释精度要求的提高,探地雷达三维正演模拟越来越重要,对高性能计算的需求也越来越大。常规三维正演模拟主要采用时域有限差分法开展,并且随着计算机技术的发展,GPU加速已经成为一种三维正演主流加速方法。但是GPU本身的显存相比CPU能利用的内存而言非常有限,要充分利用其加速性能,就需要尽量压缩存储的需求。相比有限差分,伪谱法是一种在空间上具有非常高精度的波动方程正演方法,理论上每个波长只需2个空间采样点便能达到较好的精度,能够利用其空间高精度特征,采用大尺寸网格压缩内存需求。因此,将基于GPU加速的伪谱法应用到探地雷达三维正演中,压缩探地雷达三维正演对显存的需求,充分利用GPU的高性能浮点计算能力进行加速。研究表明,相比有限差分法,伪谱法至少能压缩8倍以上的内存需求量,使得原本因显存需求过大无法使用GPU加速的问题能够充分利用GPU加速性能,大幅提高计算效率,并推进三维逆时偏移成像与全波形反演的发展。