电源管理芯片中过热保护电路设计

利用三极管基-射极电压的负温度特性,设计了一种用于电源管理芯片中的过热保护电路.基于BCD 0.6 μm工艺库模型,采用HSPICE仿真软件进行模拟验证,结果表明:当温度超过150 ℃时,电路输出信号发生翻转,电源管理芯片停止工作;当温度降至130℃时,芯片恢复工作.在电源电压工作范围2.5～5.5 V内,过温保护阈值变化量为0.7℃,迟滞阈值变化量为0.9 ℃,迟滞范围20℃.因此,该过热保护电路具有温度灵敏度高、关闭和开启温度点受电源影响较小、电路结构简单、版图面积小和功耗低等特点,适合集成在电源管理芯片中.     

基于共源共栅反相器的极低功耗Sigma-Delta调制器设计

为了满足穿戴式医疗设备中低功耗、高精度的模数转换应用需求,设计一种基于共源共栅反相器的低功耗14 bit/500 Hz Sigma-Delta调制器电路.在低电源电压环境下,该电路采用栅压自举开关完成了高精度的信号采样.利用共源共栅反相器替换传统Sigma-Delta调制器的跨导放大器（DTA）,有效降低了电路功耗.电路采用SMIC 0.13 μm 1P8M 混合信号工艺实现,测试结果表明,在供电电压为0.6 V、时钟频率为256 kHz、信号带宽为500 Hz内,Sigma-Delta调制器输出信号最大信噪失真比为69.7 dB,有效精度为11.3 bit,功耗仅为5.07 μW.     

一种新型的开关电流振荡器的研究与实现

为实现开关电流振荡器,采用将2个开关电流双线性积分器级联的方法,其中,开关电流双线性积分器由增加了电压反转跟随器电路(FVF)的开关电流存储单元组成.将设计好的开关电流振荡器在Cadence Spectre下仿真,使用SMIC 0.18 μm工艺,电源电压为1.8 V.仿真结果表明该振荡器性能良好,频率可调,当开关电流...     

0.18μm CMOS 1:20分频器电路设计

采用0.18μm CMOS工艺设计了用于2.5GHz锁相环系统的1:20分频器电路.该电路采用数模混合的方法进行设计,第一级用模拟电路实现1:4分频,使其频率降低,第二级用数字电路实现1:5分频,从而实现1:20分频.该电路采用SMIC0.18μm工艺模型,使用HSPICE进行了仿真.仿真结果表明,当电源电压为1.8V,输入信号峰峰值为0.2V时,电路可以工作在2.5GHz,功耗约为9.8mW.     

基于自举电路和变压器混合驱动模式的半桥式开关电源

提出了一种基于自举电路和变压器混合驱动模式的半桥式开关电源的设计方法,这种电源采用通用的PWM发生器芯片,下部场效应管开关直接驱动,上部场效应管开关利用自举电路和变压器混合驱动方式驱动.电路中变压器只是起到信号传递作用,因此所需要的变压器体积小,该开关电源还具有驱动波形良好,开关损耗小,电路简单,性能价格比高等优点.同时还设计了开关电源自启动用辅助电源,它具有电路简单、功耗小、宽电压范围工作等优点.     

自偏置自适应电荷泵锁相环

针对电荷泵锁相环的带宽受限问题,提出带宽随锁相环状态动态变化的自偏置自适应电荷泵锁相环.使锁相环的最大可用带宽与参考信号的频率成线性关系,消除环路带宽受最小参考信号频率的限制,并且使其与工艺、电压和温度无关.根据环路的工作状态动态调节系统的带宽,在提高锁相环锁定速度的同时改善输出信号的噪声性能.采用0.18 μm 1.8 V 1P6M N阱标准CMOS数字工艺完成设计,版图面积为0.048 mm~2.仿真结果表明,当参考信号在2.8 MHz到26.6 MHz的范围内变化时,输出信号的相对抖动峰峰值小于1.6%,工艺、电压和温度对相对抖动的影响小于2.1%,所有情况下的功耗都小于20 mW.     

一种长复位时间带低压探测的POR电路设计

应用层次化设计的方法,设计出具有低电源电压探测功能和长复位时间的上电复位电路。通过改变MOS电容的大小和施密特触发器的阈值电压,调节复位时间,产生的复位信号持续时间长。设计中嵌入了低压检测电路,外界干扰导致供电电压降低时,同样会产生复位信号。电路运用MOS管设计,版图面积大大缩小。在Cadence Spectre下采用0.5μm BCD工艺对设计电路进行仿真:5 V电源电压、典型工艺角及常温下,复位时间持续19.623 ms;供电电压降至3.8 V以下,产生的复位信号持续时间为20.079 ms,该设计提高了芯片工作的可靠性。     

CMOS可调谐环形压控振荡电路的设计

介绍作为芯片内部时钟源的环形压控振荡器(VCO),采用恒流源反相器为核心,应用互补型开关作为可变电阻器,并通过控制电压来调节电阻值,从而达到频率可调谐的目的.在Cadence Spectre下采用CSMC 0.6 μm CMOS工艺进行仿真模拟,得到调谐范围为3～1.0 MHz波形较好的信号.该电路易于集成、功耗低.     

一种基于电荷泵的衬底电位选择器设计

为避免电荷泵中PMOS开关管的衬底发生闩锁现象,设计了一款高效低功耗的衬底电位选择器。选择器由偏置电路、比较电路、输出级3部分组成,电荷泵输出电压不仅作为独立偏置电路的电源,而且作为源端输入带迟滞功能的电压比较器的输入信号。与电源电压相比较,通过比较电路产生一对控制信号,用以控制由2组PMOS对管构成的输出级,使选择器始终输出芯片中的最高电压,并能在低电压下正常工作。仿真结果表明,该选择器能够较准确地选择电路中的最高电压值,并具有0.3V滞回区间,满足设计要求。     

一种新颖自偏置带隙基准电压源的设计

基于0.6μm BCD工艺参数,设计了一种新颖的低温漂、低功耗、高电源抑制比的自偏置带隙基准电压源.电路仿真结果表明:其工作电源电压低至1.7V,输出基准电压为1.24 V,温度系数仅6.68×10-6V/℃,电流消耗22 μA,电源抑制比高达82 dB.该电压源可广泛应用于模/数、数/模转换电路和电源管理芯片中.     

Power management unit chip design for automobile active-matrix organic light-emitting diode display module

A power management unit (PMU) chip supplying dual panel supply voltage, which has a low electro-magnetic interference (EMI) characteristic and is favorable for miniaturization, is designed. A two-phase charge pump circuit using external pumping capacitor increases its pumping current and works out the charge-loss problem by using bulk-potential biasing circuit. A low-power start-up circuit is also proposed to reduce the power consumption of the band-gap reference voltage generator. And the ring oscillator used in the ELVSS power circuit is designed with logic devices by supplying the logic power supply to reduce the layout area. The PMU chip is designed with MagnaChip’s 0.25 μm high-voltage process. The driving currents of ELVDD and ELVSS are more than 50 mA when a SPICE simulation is done.     

无源超高频RFID低压高效电荷泵的设计与实现

提出了一种适用于无源超高频射频识别(RFID)标签的低压高效电荷泵电路的设计方案,用以最大化标签的识别距离。该方案利用偏置电路为主电荷泵提供偏置电压,通过二极管连接的MOSFET抑制偏置电路的负载电流来提高偏置电压,大大减小了传统电荷泵中的阈值损失,有效抑制了反向漏电流,提高了电荷泵的灵敏度和能量转换效率。该结构使用chartered 0.35 μm CMOS工艺进行流片验证,实测结果表明,在输入275 mV负载电阻200 kΩ情况下,电荷泵输出可达1.47 V,能量转换效率最高可达26.2%;采用该电荷泵的RFID标签识别距离最远可达4.2 m。该设计为RFID芯片的良好性能提供了可靠保证。     

DC-DC转换器中低压高速驱动电路的设计

给出了射随器输出驱动电路和图腾柱输出驱动电路的结构以及两种电路结构的局限性。针对低压高速的要求提出了一种改进型的驱动输出电路,工作电压可低至1.2V。电路基于Bipolar工艺设计,用Hspice软件仿真结果表明:根据便携式产品的电池电压不同,设计效率高达85%。     

具有高线性调谐特性的1.2 GHz CMOS频率综合器

基于0.18 μm RF CMOS工艺实现了一个1.2 GHz高线性低噪声正交输出频率综合器,该综合器集成了一种高线性低调谐灵敏度的低噪声LC压控振荡器;降低了系统对锁相环中其他模块的要求;基于源极耦合逻辑实现了具有低开关噪声特性的正交输出高速二分频,采用"与非"触发器结构实现了高速双模预分频,并集成了数控鉴频鉴相器和全差分电荷泵,获得了良好的频率综合器环路性能。对于1.21 GHz的本振信号,在100 kHz和1 MHz频偏处的相位噪声分别为-99.1 dBc/Hz和-123.48 dBc/Hz。该频率综合器具有从1.13~1.33 GHz的输出频率范围。工作电压1.8 V时,芯片整体功耗20.4 mW,芯片面积(1.5×1.25) mm2。     

一种2.5V 0.25μm高速CMOS锁相环设计

描述了基于CSA(Current Steer Amplifier)架构的压控振荡(VCO)的锁相环设计和仿真.电路设计基于0.25μm CMOS工艺.SPICE仿真结果显示,锁相环在2.5 V外加电源电压时,工耗为12.5 mW,锁相环锁定时间大约400 ns.     

一种低功耗高共模抑制比运算放大器设计

为了解决传统伪差分跨导运算放大器共模抑制比较差的问题,提出了一种新型低功耗伪差分CMOS运算跨导放大器.通过共模前馈技术消除了电路输出节点处的输入共模信号,以便以最小的面积成本、功耗和寄生分量来提高共模抑制比(CMRR),并采用TSMC 0.18 μm CMOS工艺对该OTA进行模拟仿真.仿真结果表明,在2 pF电容负载下,该OTA的直流增益为46.4 dB,增益带宽为14.5 MHz,相位裕度为85°.该OTA的CMRR高达110.1 dB,且在1.2 V单电源电压下,其功耗仅为28.6 μW,面积仅为33×10^-5 mm².     

低功耗低频快速起振电路的设计

为了解决传统皮尔斯结构互补氧化金属半导体(CMOS)晶振电路功耗过大的问题,设计了一种集成在专用无磁计量芯片内的低频起振电路,其振荡频率为32.768 kHz.在传统皮尔斯结构晶振电路的基础上,设计了改进型推拉式晶振电路,有效地降低了功耗,并能实现快速起振.采用Chartered的0.35μm工艺模型进行设计、仿真和流片.测试结果表明,电路工作正常,稳定后平均工作电流仅为0.39μA,起振时间小于200 ms,满足了系统对频率及功耗的要求.     

低噪声CMOS电荷敏放大器设计与研制

提出了一种新的低噪声低功耗电荷敏感放大器设计方案。用EDA软件Cadence进行模拟,得到了满意的仿真结果:直流开环增益为82.9 dB,f-3dB为28 kHz,相位裕度为46.9°,低频下输出噪声频谱密度为1.5μV/Hz2。采用标准的3 mm P阱CMOS工艺进行了流片,测试结果与模拟情况相近。     

Noise analysis and characterization of a full differential CMOS interface circuit for capacitive closed-loop micro-accelerometer

To achieve a high precision capacitive closed-loop micro-accelerometer,a full differential CMOS based on switched-capacitor circuit was presented in this paper as the sensor interface circuit.This circuit consists of a balance-bridge module,a charge sensitive amplifier,a correlated-double-sampling module,and a logic timing control module.A special two-path feedback circuit configuration was given to improve the system linearity.The quantitative analysis of error voltage and noise shows that there is tradeoff around circuit's noise,speed and accuracy.A detailed design method was given for this tradeoff.The noise performance optimized circuit has a noise root spectral density of 1.0 μV/Hz,equivalent to rms noise root spectral density of 1.63 μg/Hz.Therefore,the sensor's Brown noise becomes the main noise source in this design.This circuit is designed with 0.5 μm n-well CMOS process.Under a ±5 V supply,the Hspice simulation shows that the system sensitivity achieves 0.616 V/g,the system offset is as low as 1.456 mV,the non-linearity is below 0.03%,and the system linear range achieves ±5 g.     

一种用于光通信的高速LVDS发送器设计

该文设计了一种基于0.13μ m CMOS工艺的高速LVDS发送器.通过增加有效的共模反馈电路来抑制开关噪声,同时LVDS输出具有更小的过充电压和更稳定的共模输出电平,使该发送器能在更高的工作频率下运作.该发送器电路采用标准0.13μm CMOS工艺进行设计,版图面积为130μm × 90μm.仿真结果表明,该LVDS...