多核处理器核间高速通讯架构的研究

多核处理器使得并行系统的结构日益复杂,已经成为处理器的主流,并发展成为各种通信与媒体应用的主流处理平台.通讯结构是多核系统中的核心技术之一,核间通信的效率是影响多核处理器性能的重要指标.目前有三种主要的通讯架构:总线系统结构、交叉开关网络和片上网络.总线结构设计相对方便、硬件消耗较少、成本较低,交叉开关是适用于构建大容...     

多核处理器功耗优化与评估技术发展综述

多核处理器已经成为当前处理器设计的主流,其并行处理能力显著提高了处理器的性能,同时,多核处理器本身的高度集成度也使其功耗显著上升,从而在一定程度上限制了多核处理器的发展。本文描述了低功耗设计的基本理论、常用的低功耗设计技术和多核处理器中的功耗评估技术,并分析和总结了低功耗多核处理器研究的最新进展,可为多核处理器的设计提供有益的参考。     

纳米级工艺下多处理器功耗评估与优化技术

随着处理器设计进入纳米级工艺,功耗不可避免地成为阻碍摩尔定律继续快速前进的主要因素之一。与此同时片上多核处理器（Chip Multiple Processors——CMP）已成为当今处理器设计的主流。本文主要从体系结构设计的角度,对纳米级工艺下片上多核处理器的功耗评估方法及不同构件的低功耗技术进行概括性介绍,为目前片上多核处理器的结构设计提供参考。     

数据驱动片内多核通信结构

针对当前条件下多核处理器遇到的通信瓶颈问题,设计了一种采用数据驱动机制的片内多核通信结构,该结构包括数据驱动模块和片上路由器.数据驱动模块用来进行数据完备性检测;片上路由器则实现处理器核间的通信及"簇"间通信.在Altera公司的CycloneIII开发板上使用NIOS软核构建了多核系统进行了验证.实验结果表明,本设计可以有效的实现多核片内通信,具有很好的可扩展性.     

AMD向异构多核处理器迈出第一步

从2004年下半年起,AMD和Intel这两大主流处理器供应商开始向多核处理器进军.两家公司尽可能在芯片上集成更多的处理核,同时简化设计减少系统功耗并提高整体性能.多核处理器的实质是在同一芯片中集成很多同样的处理核.这一方法降低了设计的复杂性,减小了处理节点,并成为多核处理器发展的一种趋势-这种趋势显然对于服务器应用来说更合适,因为服务器通常为多用户提供固定且有限的功能.     

两种片上多核通讯结构的FPGA实现与性能评估

多核系统设计正成为目前集成电路设计的研究热点之一,多核系统的体系结构是多处理器电路最基础的问题。提高多核系统性能的关键在于核与核之间的通讯效率,本文讨论了基于总线和网络通讯的多核结构,进行了原型设计、FPGA实现,重点介绍了NoC（Networkon Chip）结构,同时在这两种结构上加载了JPEG解码算法,并进行性能评估。     

多核处理器核间的通信研究与实现

针对多核处理器的特点提出一种新型的异构多核DSP处理器结构。主处理器为通用处理器,作为控制密集型处理器核用于系统管理和控制;8个DSP作为计算密集型处理器核,用于大信息量融合计算。详细设计8个DSP之间的No C互连结构。首先采用2×4 2D Turos结构进行单个路由节点结构的设计,包括数据包格式、路由和仲裁设计;其次对路由节点进行编码、路由算法设计和确定节点路由方向。该结构具有总线局部通信带宽高的优点,采用No C的易扩展性和No C在各DSP之间通信的并行性使系统规模易于扩展并满足大批量数据传输要求。最后通过仿真实验,验证了该设计的有效性,为后续多核处理器的设计与实现打下坚实的技术基础。     

多核CPU中交叉开关总线的设计

在多核CPU中,当多个处理器核心需要和存储器及输入输出口进行数据存取时就会导致竞争问题,此时传统的总线将会降低系统的性能。而采用CPU-Cache交叉开关无阻塞网络实现点对点的传输则在很大程度上解决了这一问题。本文对交叉开关与传统的共享总线做出比较,并对交叉开关进行全定制电路设计。     

达芬奇异构多核处理器核间通信技术研究

针对目前通用的达芬奇异构多核处理器,研究了其ARM核、DSP核以及视频协处理器之间的通信与协作机制.在分析多核处理器核间通信原理的基础上,研究了TMS320DM816x系列达芬奇异构多核处理器的核间通信技术,详细阐述片上核间互联结构与核间通信软件的实现.最后基于SysLink底层通信模块设计了多路高清音视频应用系统,对核间通信进行验证.系统可充分发挥各处理核的性能,实现了各核间的高效协作.     

多核CPU系统结构分析与建模

多核已经成为通用处理器设计技术的最重要发展方向。由于多核芯片内具有多个处理蠡核，芯片的缓存结构、线程调度等与传统CPU有很大的区别，本文探讨了多核芯片的基本结构特征，并基于指令集级系统仿真工具Simics建立了多核CPU模拟环境用于进行分析。     

NoC:下一代集成电路主流设计技术

从SoC的定义出发,依据“PC参考系准则”、“十年变革规律”、“半导体技术发展规律”等基本规律,提出并论证了“NoC是下一代集成电路主流设计技术”的观点,概括了NoC基础理论体系的主要研究领域;简要分析了集成电路NoC体系结构领域可能的关键技术。NoC技术从体系结构上彻底解决了SoC的总线结构所固有的三大问题:由于地址空间有限而引起的扩展性问题,由于分时通讯而引起的通讯效率问题,以及由于全局同步而引起的功耗和面积问题。     

基于多核网络处理器平台的网络入侵检测系统方案研究

网络入侵检测是网络安全研究领域的重要方向之一。本文全面分析了网络入侵检测系统的实现技术,结合Cavium公司的多核网络处理器的架构特点及其混合操作系统的特性,提出了基于多核网络处理器的网络入侵检测系统方案,确保了系统吞吐能力、扩展性分析。     

基于CAN总线的网络监控系统

CAN(Controller Area Network)总线属于现场总线(field Bus)的范畴。介绍一种基于CAN总线的网络监控系统方案。该系统由上位机(PC机)、下位机(单片机F040)组成，采用CAN卡和单片机本身集成的CAN模块作为上、下位机通讯接口。上位机与CAN卡的接口采用VB编写，本文还给出了单片机中CAN模块通信的数据处理方法。     

交换机网管系统设计方案

网管是通信专网可靠、稳定运行的重要支撑系统,通信专网发展越快,网管系统就越重要。介绍了专用于H20-20交换机的网管系统的设计方案,阐述了方案的设计思想、传输方式、系统硬件和系统软件等相关内容。该方案在实际应用中效果良好,得到了用户的认可和好评。     

NoC_MPSim:基于片上网络通信架构多核仿真平台

实现了一个用于探索基于片上网络通信架构多核系统设计空间的可配置仿真平台--NoC_MPSim.该平台包含处理器工具链、平台自动化配置脚本以及一个包含处理器、网络适配器以及多种路由器的RTL模型库,可根据用户输入的系统配置信息自动生成周期精确的多核仿真系统.针对片上网络通信架构的特征,定义了基于该通信架构的多核系统的高层次通信抽象模型,并借鉴并行机中的消息传递机制,提出了一种可有效隐藏网络乱序的并行编程模型及其通信原语,并完成其所需要的软\硬件建模.应用提出的编程模型,实现了MUSIC算法基于四核仿真系统的分布式并行计算,并经实验得到该并行MUSIC算法在该系统中加速比可达2.6.     

基才无线网络井下监控的网络系统设计与实现

针对于井下作业的监控系统,通过对系统的需求和网络特点的分析,基于zigoee无线通信的网络模式,规划设计了井下监控的网络系统。本文设计网络系统采用分簇式的网络结构,混合式的路由算法,系统时延小,网络能耗低,适用于网络范围大,节点能耗低的网络系统。     

TD-SCDMA系统中多媒体广播业务的实现

多媒体业务是目前被业界看好的一个非常有潜力的应用。多媒体广播的一种主要技术种类是基于移动通信系统蜂窝网的多媒体广播和组播技术（MBMS）标准。主要介绍了在TD-SCDMA移动通信系统中如何实现多媒体广播业务,并介绍了相关技术的标准进展、网络架构以及具体的技术方案。     

Performance Analysis for MPEG‐4 Video Codec Based on On‐Chip Network

In this paper, we present a performance analysis for an MPEG‐4 video codec based on the on‐chip network communication architecture. The existing on‐chip buses of system‐on‐a‐chip (SoC) have some limitation on data traffic bandwidth since a large number of silicon IPs share the bus. An on‐chip network is introduced to solve the problem of on‐chip buses, in which the concept of a computer network is applied to the communication architecture of SoC. We compared the performance of the MPEG‐4 video codec based on the on‐chip network and Advanced Micro‐controller Bus Architecture (AMBA) on‐chip bus. Experimental results show that the performance of the MPEG‐4 video codec based on the on‐chip network is improved over 50% compared to the design based on a multi‐layer AMBA bus.