基于NUCA结构的同构单芯片多处理器

非一致Cache体系结构(NUCA)几乎已经成为未来片上大容量Cache的发展方向。本文指出同构单芯片多处理器的设计主要有多级Cache设计的数据一致性问题,核间通信问题与外部总线效率问题,我们也说明多处理器设计上的相应解决办法。最后给出单核与双核在性能、功耗的比较,以及双核处理器的布局规划图。利用双核处理器,二级Cache控制器与AXI总线控制器等IP提出一个可供设计AXI总线SoC的非一致Cache体系结构平台。     

多核处理器功耗优化与评估技术发展综述

多核处理器已经成为当前处理器设计的主流,其并行处理能力显著提高了处理器的性能,同时,多核处理器本身的高度集成度也使其功耗显著上升,从而在一定程度上限制了多核处理器的发展。本文描述了低功耗设计的基本理论、常用的低功耗设计技术和多核处理器中的功耗评估技术,并分析和总结了低功耗多核处理器研究的最新进展,可为多核处理器的设计提供有益的参考。     

正确看待处理器核的功耗数据

具有板级设计经验的工程师一般对于处理器芯片的功耗水平都了如指掌,给定芯片的实现工艺和工作频率,就可以推断出处理器的功耗。然而对于可授权的处理器核IP来说,这种经验是非常不准确的。     

多核系统中NoC通讯架构的关键技术

多核处理器已经成为处理器的主流,并发展成为各种通信与媒体应用的主流处理平台。通讯结构是多核系统中的核心技术之一,核间通信的效率是影响多核处理器性能的重要指标。目前有3种主要的通讯架构:总线系统结构、交叉开关网络和片上网络。总线结构设计相对方便、硬件消耗较少、成本较低;交叉开关是适合用于构建大容量系统的交换网络结构;而片上网络是更高层次、更大规模的片上网络系统,目前可以解决多核体系结构问题,是多核系统最有前途的解决方案之一。文中在分析了NoC结构的基本原理、系统结构和功能的同时,也提供了部分单元的设计实现。     

阅读札记

多核处理器上世纪90年代PC应用性能曾与处理器性能相伴发展,随着时间的推移,PC性能因受I/O等外设的拖累而跟不上处理器的性能发展。另一方面,处理器性能提升与功耗增加的矛盾也日益突出。专业人士预测,从目前的功耗密度来推算,再过5年,处理器表面的温度有可能达到核反应堆的高度。针对以上严重问题的答案是开发多核处理器。多核处理器中每个内核都比较简单,性能不算强大,但功耗较低,(只有目前处理器的10%),通过内核的并行处理和片上高速缓存的支持,可提高处理器的整体性能。这样,多核处理器将具有更大的通用性和灵活性。也有利于功耗的降…     

多核处理器核间高速通讯架构的研究

多核处理器使得并行系统的结构日益复杂,已经成为处理器的主流,并发展成为各种通信与媒体应用的主流处理平台.通讯结构是多核系统中的核心技术之一,核间通信的效率是影响多核处理器性能的重要指标.目前有三种主要的通讯架构:总线系统结构、交叉开关网络和片上网络.总线结构设计相对方便、硬件消耗较少、成本较低,交叉开关是适用于构建大容...     

AMD向异构多核处理器迈出第一步

从2004年下半年起,AMD和Intel这两大主流处理器供应商开始向多核处理器进军.两家公司尽可能在芯片上集成更多的处理核,同时简化设计减少系统功耗并提高整体性能.多核处理器的实质是在同一芯片中集成很多同样的处理核.这一方法降低了设计的复杂性,减小了处理节点,并成为多核处理器发展的一种趋势-这种趋势显然对于服务器应用来说更合适,因为服务器通常为多用户提供固定且有限的功能.     

基于多核处理器的面向时延敏感服务的云基础架构

给出了一种采用MIPS指令集的64核处理器Tilepro64作为硬件平台,实现了可以达到亚毫秒级处理时延的云计算基础架构作为基带信号处理和关键应用的支撑平台,实现了在多核处理器上的运算并行优化、动态平衡负载、时延保证、服务注册机制的设计和实现。相对于x86通用处理器,该云计算平台功耗低、密度高、能效比高;相对于专用硬件,开发成本低、周期短。     

无线通信专用嵌入式处理器的设计与实现

多模基带处理器芯片的设计已成为研究的热点。文章结合无线通信处理算法的特点．利用指令级加速技术，设计了一种基于无线通信中复数运算的16位嵌入式处理器核。利用它可以通过灵活的配置软件完成基带处理中绝大部分的复数相关运算和控制功能。经实际流片测试，该处理器核具有面积小、功耗低的特点．可用于多模无线通信基带处理器的设计。     

技术动态

德州仪器发布45纳米半导体制造工艺德州仪器(TI)发布了45纳米(nm)半导体制造工艺的细节,该工艺采用湿法光刻技术,可使每个硅片的芯片产出数量提高一倍,从而提高了工艺性能并降低了功耗。通过采用多种专有技术,TI将集成数百万晶体管的片上系统处理器的功能提升到新的水平,使性能提高30％,并同时降低 40％的功耗。     

多端口寄存器堆的低功耗设计方法

随着半导体工艺的飞速发展和芯片工作频率的提高,芯片的功耗迅速增加,导致芯片发热量的增大和可靠性的下降。因此,功耗成为集成电路设计中的一个重要考虑因素。寄存器堆作为微处理器的关键部件,为了满足其运算速度和指令级并行的流水线结构,高速和多端口读写成为发展的必然趋势,其低功耗设计对降低整个处理器的功耗具有重要的意义。读写位线、负载电容、灵敏放大器、时钟翻转等是影响寄存器堆总功耗的重要因素。针对各因素进行低功耗设计成为寄存器堆设计的关键。     

片上二级cache漏流功耗控制策略研究

 随着工艺尺寸缩小和处理器频率的提高,大容量的片上L2 cache成为处理器漏流功耗的主要来源.提出的保守多状态(C-SP&;SD)和推断多状态(S-SP&;SD)两种L2 cache漏流功耗控制策略能够将状态保留(State-Preserving)与状态破坏(State-Destroying)两种低功耗模式相结合.如果一个数据在多级cache存储层次中存在多个副本,那么只保留一个副本处于活跃状态,其他副本均被转换到低功耗模式,并且在不显著影响处理器性能的前提下尽可能转换到更低功耗的状态破坏模式.与传统的L2 cache漏流控制策略相比,C-SP&;SD策略以较小的处理器性能损失换取较大的L2 cache漏流功耗节省,而S-SP&;SD策略则实现了最优的L2 cache漏流功耗节省和处理器能量效率.     

Tensilica处理器硬核由创意电子供货

Tensilica公司和SoC代工设计公司创意电子（GUC）日前共同宣布，创意电子已可提供0．18μm工艺的Tensilica公司Diamond 108Mini处理器硬核。此为创意电子公司多款钻石系列标准处理器系列中进行硬化的第一款IP核，可降低设计工程师使用TSMC低成本代工工艺的开发成本和风险。因其功耗很低，晶园面积很小，该款32位的Diamond 108Mini处理器业已成为Tensilica公司受欢迎的钻石系列标准处理器。     

瑞芯微电子发布基于GLOBALFOUNDRlES28纳米HKMG工艺的新款平板电脑SoC

GLOBALFOUNDRIES与福州瑞芯微电子有限公司（以下简称“瑞芯”）近日共同宣布,瑞芯新一代基于GLOBALFOUNDRIES28纳米高K金属栅（HKMG）工艺技术的移动处理器已进入量产阶段。RK3188与RK3168芯片基于ARM多核Cortex—A9技术设计和优化,主要用于未来商l生能、低成本且具有长时间续航能力的平板电脑。全新的用于主流平板电脑的系统级芯片（SoC）整合了瑞芯的设计与GLOBALFOUNDRIES28纳米HKMG工艺技术,     

微处理器与DSP

多核远程通信处理器；带有片上闪存的高性能16位MCU；集成CAN网络的32位微控制器；采用90nm工艺带片上闪存的微控制器；用于AMD皓龙四核处理器的多核处理器开发工具；     

Zarlink推出低功耗卫星调谐器ZL10037

ARM公司日前发布了全新的Cortex—A8处理器，最高能达2000DMIPS，使它成为运行多通道视频、音频和游戏应用的要求越来越高的消费产品的理想选择。在65纳米工艺下，该处理器功耗不到300毫瓦，能提供优异的性能和功耗效率。它第一次为低费用、高畜量的产品带来了台式机级别的性能，可望给消费和低功耗移动产品带来重大变革，     

台积电和ARM合作，显著降低65纳米低功耗测试芯片的功耗

日前，台积电和ARM宣布：双方在65纳米低功耗测试芯片上的设计合作显著降低了其动态功率和耗散（Leakage）功率。两家公司认为创新的低功耗设计技术对于最终的成功起到了关键的作用。 长达一年的合作成果是一片拥有先进功耗管理技术的基于ARM926EJ-S^TM处理器的65纳米测试芯片。通过采用动态电压和频率缩放技术，测试芯片可以在针对各种运行模式的最低可能功耗水平下运行。这样，ARM测试芯片将动态功耗降低了50％以上。此外令人瞩目的是在这个台积电65LP低耗散工艺上，先进的功率门控技术进一步把待机耗散降低了8倍。     

内容处理器大幅降低XML应用功耗

调研机构预测，数据中心的用电量将在未来五年内翻一番，处理器的功耗已成为实现绿色IT的重要因素。LSI公司近期在英特尔开发者论坛（IDF）上展示了LSI Tarari XML内容处理器基于硬件XML加速器和多核处理器综合应用而产生的节能优势。XML是企业应用、SOA和Web服务中使用的主要数据事务处理格式（Transactional Data Format），XML解析功能的加速应用为大幅度降低数据中心的功耗指明了道路。     

一种适用于非对称主从IP核的低功耗路由器结构

大规模及超大规模集成电路的快速发展使片上网络系统成为现实,同时也使十几个平方厘米芯片的功耗达到了上百瓦,而且随着集成电路规模的发展,功耗参数也在不断上升。深微亚领域的研究使得片上网络芯片的面积不断缩小,从而使得IP核互连通信中时延和能耗成为了现代片上网络系统的主要考虑因素。本丈主要分析片上网络系统的平均时延以及内部负责主要通信任务的路由器的结构,功耗,及其功耗降低的方法。     

多核DSP提升RNC分组处理能力

由于与频率提高相关的功耗／散热问题日益突出,指令级并行架构（ILP）及存储能力已近极限,硅芯片已难以支撑处理器性能的大幅度提升。在单芯片上集成多个核,每个核同时处理多条线程而非不断提高处理器时钟速度,已是业界共识。TI认为,通过改进无线网络控制器（RNC）的分组处理功能,是满足无线网络数据及语音流量大幅增长以及应用多样性需求的可行之道。