MPEG-4 AAC解码器在NIOS Ⅱ平台上的实现和优化

给出了MEPG-4AAC实时解码器在NIOSⅡ平台的实现方案，介绍了MPEG-4AAC—LC解码算法及各关键模块优化算法。在完成实时解码要求下，结合NIOSⅡ平台特性，对解码器在软件代码与处理器上进行优化。实验结果表明CPU时钟为80MHz时能达到实时解码要求。     

MPEG-4 AAC解码器在NIOS II平台上的实现和优化

给出了MEPG-4AAC实时解码器在NIOSII平台的实现方案,介绍了MPEG-4AAC-LC解码算法及各关键模块优化算法。在完成实时解码要求下,结合NIOSII平台特性,对解码器在软件代码与处理器上进行优化。实验结果表明CPU时钟为80MHz时能达到实时解码要求。     

MPEG-2/4 AAC 音频编码器实时性能优化研究进展

目前,MPEG-2/4 AAC已成为广泛使用的一种音频编码压缩标准,但是MPEG-2/4 AAC标准的音频编码器存在算法复杂度高、计算量和时闻延迟大等缺点,无法满足实时性要求.从MPEG-2/4 AAC音频编码器的内部结构入手,分析了制约其实时性能的主要环节,就心理声学模型、滤波器组、量化与编码模块3个部分,归纳了当前MPEG-2/4 AAC实时音频编码器实现与优化研究的相关内容和进展,给出了若干算法的主要思想、改进结果和优缺点.在此基础上,提出了进一步优化MPEG-2/4 AAC实时性能的研究方向,以及需要解决的主要问题.     

基于MIPS平台的 MPEG-4 AACplus v2解码器的实现

介绍了MPEG-4 AACplus v2解码器的基本原理和MIPS平台HTK HSB1101的原理与应用,给出了MPEG-4 AACplus v2解码器在MIPS平台HTK HSB1101上的实现方案。在保证解码质量和实时解码要求的情况下,结合HTKHSB1101平台的特性,对解码器在软件代码和处理器方面进行了优化。实验结果表明,与标准算法相比,该解码器在确保音频解码质量的同时,提高了解码速度,满足了解码实时性要求,也为视频解码和其他应用提供了足够的处理空间。     

MPEG-2音频解码算法优化

以PC机为硬件平台对MPEG-2的音频解码算法进行优化，实现MPEG-2全软件的系统、视频、音频3个部分实时解码。在IDCT和IMDCT中应用了新的快速算法；结合PC机本身的特点及解码过程中有大量的乘加运算采用SIMD(single—instruction multiple—data)来对程序优化，并在实际运算中也对数据结构进行了优化。通过以上的优化使MPEG-2层Ⅱ解码的运算量减少了40％以上，在奔腾3／450计算机上只占用不到5％的系统资源。这些优化算法已经应用于奔腾3／800为硬件平台的MPEG-2实时解码器中。     

高频重建技术SBR的研究与实现

AAC是MPEG-4标准的音频编码规范，为了提高音频数据的压缩率，往往忽略了音频中所包含的高频成分，只对低频部分进行编码，因此AAC解码器设计中高频重建技术对提高音频质量起着非常重要的作用．本文论述了高频重建技术的原理，并采用SBR技术，实现了AAC音频编码的高频重建，同时性能评测结果表明所实现的AAC SBR系统满足实际应用的要求．     

MPEG-4 AAC解码器在TMS320C6416上的实现

结合定点DSP芯片TMS320C6416，给出了MPEG-4AAC(LC)音频解码器在其测试评估平台(TEB)上的实现方案，并从多方面对AAC(LC)解码器进行了优化设计。实验结果表明，在确保音频解码质量的同时，算法的运行速度和存储器占用情况都有了较大的改善，为视频及其它应用留下了充足的处理空间。     

一种高速HUFFMAN解码电路

研究了HUFFMAN解码器在集成电路上的实现问题，以MPEG-2AAC(先进音频编码)HUFFMA为研究对象．在研究解码码表的特点以及简化解码算法的基础上设计出高速HUFFMAN解码电路。此解码电路已经在ALTERA的FPGA上通过测试。系统能稳定运行在100MHz，输出数据平均达到约1．0Gbits／sec的带宽。     

DRA算法及其实时解码器设计

DRA是一种新的音频编解码标准,其在每声道64 Kbit/s时重建的音质达到ITU-R规定的"人耳不可识别损伤"的主观音质评定.研究了DRA的编码与解码原理,在对解码算法进行了优化的基础上.设计并实现了基于PXA270平台的DRA实时解码器.主观听音测试结果表明.该解码器音质良好.满足实时解码应用的要求.     

用定点DSP实现MPEG-2 AAC实时解码器

MPEG－2AAC（ISO／IEC13818－7）是一种高效多声道Hi-Fi音频编码标准,在每声道64kbps时重建音质优于MP3和AC－3。文中在介绍其解码流程的基础上,讨论了对其关键模块的优化措施,研究了基于定点DSP的AAS实时解码器的实现方法。实现了TMS320C549EVM板上对AAC（LC）码流的实时解码播放。     

基于XScale平台的MPEG-4 AAC解码器Huffman算法优化

Huffman算法的实现是MPEG-4 AAC解码的一个关键部分,它在整个解码算法中占有很大的运算比重和内存开销。讨论了不同的Huffman解码算法及其改进,结合AAC解码器不同码表的特点,针对XScale处理器选择了其合适的Huffman解码算法,并对每种选择的算法从提高解码效率、减少内存开销的角度进行了优化．达到了理想的效果。     

一种基于SoC的MPEG-4视频解码加速器

实现了一种应用于系统芯片（SoC）的MPEG-4视频解码加速器。该解码器可完成MPEG-4解码中计算量最大的离散余弦变换（IDCT）、反量化（inverse quantization）和运动补偿叠加（reconstruction）。本文通过算法、总线接口、存储器结构以及硬件开销方面的优化,使得在满足MPEG-4实时解码的基础上,加速器占用SoC系统芯片的总线带宽和硬件面积尽量的小,并有利于存储器的复用。经实验验证,本设计可以对MPEG-4简单层（simple profile）实时解码。     

MPEG-2 AAC 5.1-Channel Decoder Software for a Low-Power Embedded RISC Microprocessor

Presented here is MPEG-2 AAC low complexity profile decoder software for a low-power embedded RISC microprocessor, NEC V830 (300 mW @133 MHz). Fast processing methods for IMDCT reduce execution time by 41% and help achieve real-time decoding of a 5.1-channel audio signal, while using only 64.7% of processor capacity.     

DSP implementation of real-time MPEG-2 audio decoder using novelsynthesis filter bank

An efficient synthesis filter is presented which can carry out real-time MPEG-2 audio decoding. The proposed algorithm reduces the number of MAC operations by adopting novel IDCT and windowing schemes, exploiting a multichannel structure, and implementing CGD techniques. The DSP implementation is MPEG-2 compliant and achieves real-time processing with 60% reduction in run-time compared with a fast ISO decoder     

Error-resilient decoding of context-based adaptive binary arithmetic codes

This paper addresses the problem of error-resilient decoding of bitstreams produced by the CABAC (context-based adaptive binary arithmetic coding) algorithm used in the H.264 video coding standard. The paper describes a maximum a posteriori (MAP) estimation algorithm improving the CABAC decoding performances in the presence of transmission errors. Methods improving the re-synchronization and error detection capabilities of the decoder are then described. A variant of the CABAC algorithm supporting error detection based on a forbidden interval is presented. The performances of the decoding algorithm are first assessed with theoretical sources and by considering different binarization codes. They are compared against those obtained with Exp-Golomb codes and with a transmission chain making use of an error-correcting code. The approach has been integrated in an H.264/MPEG-4 AVC video coder and decoder. The PSNR gains obtained are discussed.     

MP3／AAC解码器中Huffman硬件加速器设计与实现

Huffman解码是感知音频解码过程的重要部分。软件实现Huffman解码运算,计算速度慢、功耗高,采用硬件实现的方法,设计并实现了一个兼容MP3与AAC标准的Huffman解码硬件加速器。采用十六叉树搜索算法．在存储空间增加不大的情况下,有效减少了Huffman码字的搜索深度,简化寻址操作,加快了搜索速度。通过直接外设访问的接口设计,该硬件加速器还可快速进行音频码流的数据读取。在XilinixFPGA上的功能和性能验证表明。该Huffman硬件加速器可成功应用于MP3和AAC解码器。     

Gear-Shift Decoding

This paper considers a class of iterative message-passing decoders for low-density parity-check codes in which the decoder can choose its decoding rule from a set of decoding algorithms at each iteration. Each available decoding algorithm may have different per-iteration computation time and performance. With an appropriate choice of algorithm at each iteration, overall decoding latency can be reduced significantly, compared with standard decoding methods. Such a decoder is called a gear-shift decoder because it changes its decoding rule (shifts gears) in order to guarantee both convergence and maximum decoding speed (minimum decoding latency). Using extrinsic information transfer charts, the problem of finding the optimum (minimum decoding latency) gear-shift decoder is formulated as a computationally tractable dynamic program. The optimum gear-shift decoder is proved to have a decoding threshold equal to or better than the best decoding threshold among those of the available algorithms. In addition to speeding up software decoder implementations, gear-shift decoding can be applied to optimize a pipelined hardware decoder, minimizing hardware cost for a given decoder throughput.     

HDTV接收系统中视频解码的研究与实现

本文简要分析了HDTV接收系统中视频解码的特点与实现方法,介绍了一种HDTV视频解码器的硬件结构及其工作过程。重点讨论了该视频解码器的软件系统结构,主要模块的设计与实现。该视频解码器可对符合MPEG-2 MP@HL的视频流进行解码并兼容多种视频格式的输出。