一种基于频率响应屏蔽技术的FIR滤波器设计新方法

提出了一种设计高效窄过渡带宽FIR滤波器的新方法。该方法以传统的频率响应屏蔽(FRM)方法为基础,通过选择特定的原型滤波器来降低合成的数字FIR滤波器的复杂度。本文研究了该方法的原理、实现结构和设计方法,并通过设计实例证明了此方法的有效性。     

基于TMS320VC5509DSP的FIR数字滤波器的实现

FIR数字滤波器广泛应用于实时数字信号处理领域.本文介绍了FIR数字滤波器的结构、特点及设计方法,并采用窗函数法设汁了FIR滤波器.利用TMS320VC5509 DSP芯片强大的数字信号处理功能实现了该滤波器.实验表明,此数字滤波器工作稳定,能够满足实时的滤波处理功能.     

基于ALU架构的面积优化FIR滤波器设计

提出了一种新颖的基于ALU架构的FIR数字滤波器,这种架构采用存储器和计数器实现FIR滤波器的卷积运算.当FIR滤波器的阶数增加时,该架构的逻辑单元基本不变,存储空间仅线性增加,而不像传统分布式架构的存储空间呈指数增加.因此,这种基于ALU架构的FIR数字滤波器的等效逻辑门数大幅减少.FPGA综合结果表明,当FIR滤波器的阶数大于64阶时,基于ALU架构的FIR滤波器比传统分布式架构的滤波器使用更少的等效逻辑门数.     

FIR滤波器的FPGA实现方法

为了给实际应用中选择合适FIR滤波器的FPGA实现结构提供参考,首先从FIR数字滤波器的基本原理出发,分析了FIR滤波器的结构特点,然后分别介绍了基于FPGA的FIR滤波器的串行、并行、转置型、FFT型和分布式结构型的实现方法,对于各种实现的结构做了分析、比较以及优化处理,特别是对基于FFT的FIR滤波器与传统卷积结构进行了精确的数值计算比较,最后得出满足于低阶或高阶的各种FIR滤波器实现结构的适用范围及其优缺点,并针对实际工程应用提出了下一步需解决的问题。     

一种数字有限冲激响应滤波器电路的设计

提出了一种数字有限冲激响应(FIR)滤波器电路的设计思想,克服了传统的从算法直接入手的滤波器设计方法中存在的计算量大、电路描述繁琐以及验证困难的缺点.并按此思想设计了一个通用数字FIR滤波器电路,在利用Matlab工具构造出滤波器数学模型的基础上,提出了一种滤波器电路结构,用VHDL语言对电路进行描述,并进行了电路综合和仿真.给出了该电路的数学模型和滤波结果.     

基于Matlab和FPGA的FIR数字滤波器设计及实现

基于FIR数字滤波器的原理和层次化、模块化设计思想,结合Altera公司的Cyclone II系列FPGA芯片,提出了FIR数字滤波器的实现硬件方案,给出了采用Matlab、QuartusⅡ设计及实现32阶低通FIR滤波器的方法步骤,仿真及实际测试结果验证了设计方案的正确性,与传统的数字滤波器相比,本文设计的FIR数字滤波器具有更好的实时性、灵活性和实用性。     

高效实现DDC的多类滤波器级联技术

对软件无线电接收机中数字下变频理论进行深入分析,提出了一种基于多类滤波器级联技术的DDC实现方案。采用疏状滤波器、半带滤波器和整形FIR滤波器级联实现数字下变频的抽取滤波,有效减少了乘法器和加法器需求及滤波器阶数,高效实现了数字下变频,达到了系统的设计要求。最后将该技术与传统的FIR滤波方法进行对比,进一步说明其可行性和优越性。     

基于神经网络的4型FIR滤波器的优化设计

详细讨论了4型线性相位滤波器的幅频特性与正弦基函数神经网络算法的关系,分析了神经网络系统的稳定条件,给出了FIR滤波器优化设计实例。根据4型FIR滤波器的幅频响应特性,构造出一个相应的神经网络模型,并建立了FIR线性相位数字滤波器的神经网络算法。该算法通过训练神经网络权值,使设计的数字滤波器与希望得到的FIR线性相位滤波器的幅频响应之间的误差平方和最小化,从而获得FIR线性相位数字滤波器的脉冲响应。计算机仿真表明了该算法的有效性和优异性能。     

可变带宽FIR低通滤波器设计和RAG算法系数综合

提出使用简化加法器图算法综合可变带宽FIR数字滤波器。首先使用谱参数的方法建立可变带宽、线性相位的FIR低通数字滤波器的系统函数,通过使用加权最小均方的方法,得到了滤波器系数的最优表达式。然后基于可变滤波器结构为定系数FIR子滤波器线性组合的特点,提出使用筒化加法器图算法综合其硬件结构。该算法生成一种能最大程度地利用系数之间共享特性的加法器流图,使用较少的加法器个数和加法次数实现系数相乘。最后设计实例证明了可变带宽的有效性和该算法的高效性。     

优化FIR数字滤波器的FPGA实现

基于提高速度和减少面积的理念,对传统的FIR数字滤波器进行改良。考虑到FPGA的实现特点,研究并设计了采用Radix2的Booth算法乘法器以及结合了CSA加法器和树型结构的快速加法器,并成功应用于FIR数字滤波器的设计中。滤波器的系数由Matlab设计产生。仿真和综合结果表明,Booth算法乘法器和CSA算法加法器树,在满足FIR数字滤波器的性能要求的同时,在电路实现面积上、尤其是速度上有明显的优化;并且当数据量越多时,优化也越明显。     

Design techniques for high-speed multirate multistage FIR digital filters

This paper presents architecture design techniques for implementing both single-rate and multirate high-speed finite impulse response (FIR) digital filters, with emphasis on the multirate multistage interpolated FIR (IFIR) digital filters. Well-known techniques to achieve high-speed and low-power applications for the single-rate digital FIR architecture are summarized, followed by the introduction of variable filter order selection, optimal filter decomposition, memory-saving and mirror symmetric filter pairs techniques which offer further gains in both performance and complexity reduction for the multirate multistage digital FIR architecture. A filter design example with TSMC 0.25?µm standard cell for 64-QAM baseband demodulator shows that the area is reduced by 39% for low-complexity application. Moreover, for high-speed application, the chip can operate at 714?MHz. Finally, a designed decimator which is used in the CDMA cellular shows that the area is reduced by 70% as compared with conventional approach.     

高速差分FIR滤波器的设计与实现

设计了一种对高速差分信号进行FIR滤波的滤波器结构。该结构采用FPGA内部RAM构成的异步FIFO乒乓接收高速输入数据，并以分频速率输出进行实时处理。FIR滤波器用VHDL语言和原理图相结合描述，并综合到Altera公司的Stratix系列芯片。综合结果表明．该设计能够接收高速差分信号，并能稳定工作在输入时钟的分频频率下。     

基于FPGA的高阶高速FIR滤波器设计与实现

提出了一种基于FPGA的高阶高速FIR滤波器的设计与实现方法。通过一个169阶的均方根升余弦滚降滤波器的设计,介绍了如何应用流水线技术来设计高阶高速FIR滤波器,并且对所设计的FIR滤波器性能、资源占用进行了分析。     

一种基于FPGA的高速FIR滤波器的设计

为了实现对高速输入数据的滤波,根据FIR（有限冲激响应）数字滤波器并行设计思想,在脉动阵列FIR数字滤波器的基础上,经过认真设计,提出了一种基于FPGA（现场可编程门阵列）的高速FIR数字滤波器的设计方法。以一个16阶FIR数字滤波器的设计为例,在FPGA上用VHDL语言实现了这种设计方法。在Modelsim下仿真表明这一方法是可行的,可支持高达1GSPS（10亿次采样每秒）的输入数据．     

并行数字匹配滤波器的设计

介绍了匹配滤波器原理,分析了匹配滤波并行处理的算法,提出了一种适合高速处理的并行数字匹配滤波器的设计方法。使用Matlab软件进行了仿真,根据仿真结果证明了此设计方法可行。给出了利用可编程门阵列(Field-Programmable Gate Array,FPGA)实现16阶高速并行数字匹配滤波器的方案,指出了实现的要点。在系统中进行了性能测试,结果表明,采用该并行处理算法实现的数字匹配滤波器适合高速信号处理。     

A Tutorial on Multiplierless Design of FIR Filters: Algorithms and Architectures

Finite impulse response (FIR) filtering is a ubiquitous operation in digital signal processing systems and is generally implemented in full custom circuits due to high-speed and low-power design requirements. The complexity of an FIR filter is dominated by the multiplication of a large number of filter coefficients by the filter input or its time-shifted versions. Over the years, many high-level synthesis algorithms and filter architectures have been introduced in order to design FIR filters efficiently. This article reviews how constant multiplications can be designed using shifts and adders/subtractors that are maximally shared through a high-level synthesis algorithm based on some optimization criteria. It also presents different forms of FIR filters, namely, direct, transposed, and hybrid and shows how constant multiplications in each filter form can be realized under a shift-adds architecture. More importantly, it explores the impact of the multiplierless realization of each filter form on area, delay, and power dissipation of both custom (ASIC) and reconfigurable (FPGA) circuits by carrying out experiments with different bitwidths of filter input, design libraries, reconfigurable target devices, and optimization criteria in high-level synthesis algorithms.     

高速FIR滤波器的流水线结构

通过一个13阶线性相位的平方根升余弦滚降FIR数字滤波器的结构设计，介绍了如何应用流水线技术来设计高速FIR滤波器。考虑到FPGA的容量问题，对采用流水线技术之后的FIR滤波器占用的硬件资源进行了分析，得出一些结论。     

基于分布式算法的高阶FIR滤波器及其FPGA实现

随着FPGA技术的稳步提高，FPGA替代其他技术用于实现高速信号处理已经变得切实可行。针对高阶FIR滤波器十分消耗FPGA硬件资源的问题，提出了一种采用基于位级联的多查找表分布式算法，并以一个32阶8位低通FIR滤波器为例，验证了所提出的方法。仿真结果表明，采用这种方法大大减少了FPGA硬件资源的耗费。     

一种基于FPGA的FIR滤波器实现结构

提出了一种在FPGA中能灵活实现各种FIR滤波器的结构。该结构以使用流水线技术的高速乘法累加器(Multiple Accumulator,MAC)为核心,通过逻辑设计中时间-空间的互换,以最优的资源消耗来实现各种性能的FIR滤波器.最后以DVB-C系统中基带成形滤波器的设计实现为例与传统实现结构进行比较,结果表明此实现结构能灵活处理综合面积和速度的约束关系,具有更优的性价比.     

Computation sharing programmable FIR filter for low-power and high-performance applications

This paper presents a programmable digital finite-impulse response (FIR) filter for high-performance and low-power applications. The architecture is based on a computation sharing multiplier (CSHM) which specifically targets computation re-use in vector-scalar products and can be effectively used in the low-complexity programmable FIR filter design. Efficient circuit-level techniques, namely a new carry-select adder and conditional capture flip-flop (CCFF), are also used to further improve power and performance. A 10-tap programmable FIR filter was implemented and fabricated in CMOS 0.25-/spl mu/m technology based on the proposed architectural and circuit-level techniques. The chip's core contains approximately 130 K transistors and occupies 9.93 mm/sup 2/ area.