一种基于ME算法的RS译码器VLSI高速实现方法

针对ME算法VLSI结构进行了分析,提出ME算法的流水线及最小化VLSI结构,以满足数据处理速率不断提高的需求。并利用该算法实现结构设计了一种低资源占用率、低成本的高速RS译码器。逻辑综合及仿真结果表明,基于Altera公司CycloneII系列FPGA的RS(255,239)译码器,工作时钟达210 MHz,可满足数据速率1.68 Gb·s^-1的编译码要求。     

离散小波变换的VLSI设计

在本文中，我们提出了一种离散小波变换（DWT）及其逆变换（IDWT）的VLSI结构，这一结构利用DWT／IDWT的结构和数值特性大大降低了系统的实现规模，同时由于采用了并行流水线和平衡数据通道等技术，可以获得每个时钟两个数据的处理速度和五个时钟节拍的流水线时延．基于硬件描述语言VHDL的模拟和综合结果表明，采用1．5μmCMOS工艺时，电路的规模为5058单元面积，在最坏情况下，最高时钟频率约可达55MHz，数据处理速度达到110Mpoints／s．     

高性能全流水线可控参数JPEG-LS编码器实现

提出了一种高性能的JPEG-LS无损/近无损图像压缩算法VLSI实现结构.通过对JPEG-LS算法瓶颈的分析,针对算法中不利于流水线实现的场景缓存部分,采用了一种信号量集机制避免流水线等待.全流水线结构保证了算法实现可以满足高速图像传感器系统的吞吐量需求.同时通过高度参数化的设计,系统可以动态调整和优化算法参数,使压缩效果和效率适应不同的运行环境.算法在FPGA平台通过验证,并得到了接近甚至超过其他ASIC实现的性能.     

一种适用于JPEG2000的高速MQ编码器的VLSI实现

MQ编码器对于无损的数据压缩是一种非常有效的方法 ,它已被 JPEG2 0 0 0标准所采用。但该编码算法复杂度高 ,执行速度慢。文中提出了一种基于动态流水的高性能 MQ编码器的 VLSI结构。为了获得高速处理能力 ,首先分析了 JPEG2 0 0 0标准中 MQ编码算法的软件流程 ,并对其进行了相应的修改以适应硬件实现 ,然后采用了“动态流水”技术 ,可以根据变化的运算量来实时地安排流水操作。本 MQ编码器结构经 Xilinx FPGA实现 ,处理速度可达约 0 .6 2 5bit/ cycle( 32 .83Mbit/ sec)     

多速率DA FIR滤波器的实现方法研究

针对数字信号处理实时性高的需求,提出了一种新型高速FIR滤波器实现方法。该方法采用了多速率信号处理技术、分布式算法和流水线技术,使多速率DAFIR滤波器计算量大大减少,处理速度得到极大提高。在QuartusⅡ平台上对DAFIR滤波器进行了仿真,仿真结果进一步验证了该方法的有效性。     

二维提升小波的VLSI结构设计及FPGA验证

针对JPEG2000中小波变换的硬件实现占用资源量大、速度慢等问题,提出了一种有效的二维小波硬件实现模型。该模型采用流水线并行结构,即对图像中各行像素进行流水线处理的同时,对小波分解的各级采用并行结构处理。这样的结构提高了小波变换的处理速度,实现了实时处理,节省了硬件的片上存储及外部存储资源。用FPGA对此模型进行验证。验证实验采用Xinlinx公司的SPARTEN-3系列芯片,对1 024×2 048的大图像进行处理,图像处理速度达到80Mpixels/s,满足实时性要求。     

一种新型Sigma-Delta调制器结构的研究

本文提出一种新颖的∑-△调制器结构设计，实现用较低比特位数的数字信号表示较高比特位数的高速信号。与传统的∑-△调制器不同，该调制器采用了新颖的量化噪声整形滤波器使输出信号具有较低比特位数。在调制器的结构设计中，采用了流水线一反馈型的实现结构，使处理过程消除了乘法运算。该结构易于系统实现和提高处理速度。本文用Simulink对调制器进行了仿真研究。研究结果表明本文提出的调制器适合于高速信号的实时处理。     

AVS环路滤波器的VLSI设计与实现

设计并实现了一种适用于AVS高清解码器的环路滤波器。该结构利用将水平边和竖直边相邻块数据分开存储的方法,以及流水线的滤波操作,加快了环路滤波器的处理速度,提高了工作频率。利用片内SRAM部分数据自更新的方法,减少了数据的传输。该VLSI实现采用0.18μm CMOS工艺综合的最高工作频率为167 MHz,电路规模约36 k等效逻辑门(含片内SRAM)。仿真结果显示,设计的环路滤波器能够对AVS高清视频(1 280×720 60帧/s)进行实时的环路滤波。该环路滤波器可用于AVS高清实时解码器芯片中。     

一种应用于MIMO-OFDM系统的K-best检测器VLSI结构

K-best算法具有高性能、低复杂度的特点,是一种很有前途的MIMO数据检测技术。本文了提出一种新型的MIMO-OFDM K-best 检测器VLSI结构,其度量计算单元（MCU）通过预先确定各分支按照局部欧式距离的升序排列,按需将各条存活路径扩展至部分分支。展开后的分支通过一个分布式拣选器（Sorter）采用流水线方式快速拣选出新的存活路径。本文提出的结构,在16-QAM和64-QAM的调制方式下,相比传统结构能够分别减少50%和75%的运算量,从而明显降低了对硬件资源的需求。仿真结果表明,本文所提出的结构能够达到非常接近于传统K-best检测器的性能,从而为高速MIMO-OFDM 检测器的VLSI实现提供了一种高效的解决方案。     

基于DVB-C的自适应均衡电路优化实现

采用经典的常数模和面向判决的最小均方误差算法,并使用判决反馈的结构,实现了DVB-C对均衡器的性能要求.所设计的均衡器支持64/256的正交幅度解调且易于VLSI实现.通过采用误差的2次幂量化,乘法器复用以及流水线等优化技术,大大减少了均衡电路的硬件规模和功耗.所设计的均衡器经过算法级仿真和带0.25μm标准工艺库仿真,结果表明能有效消除码间干扰(ISI).     

并行通道编码EBCOT中MQ编码器的硬件设计

提出了一种适用于JPEG2000标准中并行通道编码的Embedded Block Coding with Optimized Truncation （EBCOT）高速MQ编码器的硬件架构。首先对JPEG2000标准流程的标码流程选择和字节输出等流程进行改进,使之更适应于硬件实现,并提出一种区间重整时对前导零位数的更简洁的判断方法和电路实现,充分利用硬件并行性,提高了编码速度。进而提出了四级流水的MQ编码器硬件架构,有效提高了MQ编码速率,充分满足并行通道编码的要求。     

JPEG2000中算术编码的VLSI结构设计

算术编码算法对于无损数据压缩是一种非常有效的方法,它已经被JPEG2000标准所采用.通过研究JPEG2000标准中的算术编码算法,设计了一种算术编码器的VLSI结构.该设计用Verilog语言进行了RTL级描述,然后用Modelsira对电路进行了仿真,经Quartus综合以后在FPGA上进行了验证.实验表明,在Ahera的芯片EP2C35F672C8上,该设计最高工作时钟可达63.37 MHz,可以作为IP核应用于JPEG2000图像编码芯片中.     

A VLSI architecture of JPEG2000 encoder

This paper proposes a VLSI architecture of JPEG2000 encoder, which functionally consists of two parts: discrete wavelet transform (DWT) and embedded block coding with optimized truncation (EBCOT). For DWT, a spatial combinative lifting algorithm (SCLA)-based scheme with both 5/3 reversible and 9/7 irreversible filters is adopted to reduce 50% and 42% multiplication computations, respectively, compared with the conventional lifting-based implementation (LBI). For EBCOT, a dynamic memory control (DMC) strategy of Tier-1 encoding is adopted to reduce 60% scale of the on-chip wavelet coefficient storage and a subband parallel-processing method is employed to speed up the EBCOT context formation (CF) process; an architecture of Tier-2 encoding is presented to reduce the scale of on-chip bitstream buffering from full-tile size down to three-code-block size and considerably eliminate the iterations of the rate-distortion (RD) truncation.     

基于上下文的自适应二进制算术编码的硬件实现

文章提出了一种适用H.264标准的自适应算术编码器的VLSI实现方案,它对算术编码的结构做了改进,用查表代替了乘法操作,并采用流水线结构实现,获得了较高的吞吐速率.在采用Verilog语言对编码模块进行描述后,用ALTEAR公司的现场可编程门阵列（FPGA）进行仿真验证.实验表明,这种流水线结构的算术编码器能够获得较高的编码速度.     

JPEG2000中高速Tier1编码器的VLSI设计

提出并实现了一种用于JPEG2000编码芯片中高速Tier1编码器的并行流水结构。该编码器采用了双位平面并行编码、通道扫描的流水控制、状态变量实时产生电路以及列内并行上下文生成等技术,实现了一种0状态存储器的多并行流水位平面编码器;并行同步流水的多记号输入算术编码器以及不定算术编码周期下的多输入同步读取电路,使算术编码速度平均为1.3上下文编码记号对/时钟;对算术编码产生的压缩码流存储呈高效的宏流水线结构。该编码器在100MHz工作时钟下,最高编码速度为85M小波系数/s。用SMIC0.25μm工艺库综合时,门电路为6.3万门,片上存储器为26kb(码块大小32×32),关键路径为5.2ns。     

一种低延迟的3维高效视频编码中深度建模模式编码器

为了更好地对3D视频中深度图进行编码,该文将3维高效视频编码(3D-HEVC)标准新引入了深度建模模式(DMMs),新模式在提高了编码质量的同时改进了原有算法的复杂度。在设计DMM-1编码器电路时,传统架构电路的编码周期均较长,只能满足较低分辨率和帧率的视频实时编码要求。为了进一步提高3D-HEVC中DMM-1编码器的性能,该文对DMM-1算法架构进行了研究,针对其中楔形块评估无数据相关性的特点,提出了一种5级流水线架构的DMM-1编码器硬件电路,以期能够降低一个深度块编码所需的编码周期,并使用Verilog HDL进行实现。实验表明:该架构与Sanchez等人(2017年)的工作相比,以电路门数增加约1568门为代价,可减少至少52.3%的编码周期。     

用于HDTV的Reed—Solomon译码器的设计

文章使用Berlekamp迭代算法,设计了一种（204,188）RS译码器电路。该译码器采用流水线结构,并在某些关键环节进行了优化,具有较高的添吐率,适合在高清晰度数字彩电（HDTV）中使用。     

JAGUAR: a fully pipelined VLSI architecture for JPEG imagecompression standard

In this paper, we describe a fully pipelined single chip VLSI architecture for implementing the JPEG baseline image compression standard. The architecture exploits the principles of pipelining and parallelism to the maximum extent in order to obtain high speed and throughput. The architecture for discrete cosine transform and the entropy encoder are based on efficient algorithms designed for high speed VLSI implementation. The entire architecture can be implemented on a single VLSI chip to yield a clock rate of about 100 MHz which would allow an input rate of 30 frames per second for 1024×1024 color images     

VLSI for high-performance graphic control utilizing multiprocessor architecture

This paper describes the VLSI for high-performance graphic control which utilizes two-level multiprocessor architecture. The VLSI chip is constructed of multiprocessor modules processing in parallel, and each processor module is constructed of multiexecutors using pipeline processing. This dedicated VLSI chip, designated as advanced CRT controller (ACRTC), has three processor modules, each independently controlling drawing, display, and timing. The graphic architecture of the drawing processor, which controls graphic drawing, is described. A high-level graphic language based on anX-Ycoordinate system is adopted. High-speed drawing is realized (drawing rate is 500 ns/pixel for drawing a line) by pipeline processing with three executors, the logical address executor, physical address executor, and color data executor.     

Evaluation architecturale VLSI de systèmes standard de codage ďimages

Image coding systems currently undergoing standardisation within ISO and CCITT are the final outcome of a process of incremental improvements to classical hybrid (transform-predictive) algorithms. The task of VLSI architecture synthesis for these complete systems is made somewhat awkward due to the unstructured, irregular and non-modular nature of these algorithms. An ad hoc methodology for pruning the architectural search space, directed by the goal of minimizing the overall internal memory, leads to a strongly control-flow solution, using a pipeline scheme more efficient than with the original signal-flow graph. A generic image coding processor using a parallel programmable architecture is another solution. It may be inferred that second generation image coding techniques should be designed with massive fine-grain parallelism in view, if they are to take advantage of the full potential of dedicated VLSI implementations.