一种高效流水低存储的JPEG2000编码芯片设计

该文提出了一种高效流水低存储的JPEG2000编码芯片的设计方案。该方案通过采用双缓存的小波系数存储结构,预速率控制方法,Tier2中的RD斜率值的字节表示,以减少片上存储器;对离散小波变换,算术编码和位平面编码使用高度并行流水等设计结构以提高编码单元电路速度;字节地址空间的RD斜率值搜索提高了Tier2的打包速度;对系统实现中的时钟分配,色度转换,帧存储器控制进行了优化设计。基于该设计方案的整个编码芯片已通过FPGA验证,主要性能参数:小波类型为5/3,支持最大Tile为256256,最大图像40964096,码块为3232,系统采样率在Tier1工作时钟为100MHz时可达45Msamples/s,压缩图像与JASPER在压缩20倍时相比均小于0.5dB,在SMIC.25库综合下,等效门为10.9万,片上RAM为862kb。     

JPEG2000中高性能Tier-1编码器的VLSI结构设计与实现

为满足JPEG2000编码器的硬件实现需求,针对其中最为复杂和耗时的Tier-1编码器,提出了一种高效的硬件实现结构.该结构采用通道并行的位平面编码器,并且在通道内部采用基于列的点跳跃算法,提升了位平面的编码速度.同时,MQ编码器与位平面编码器配合,引入5级动态流水结构,进一步提高编码效率.FPGA验证结果表明,运用该结构的Tier-1编码器,在提高70%编码效率的同时只增加了18.2%的硬件开销,取得了令人满意的结果.     

基于HEVC的CABAC二进制算术编码器的FPGA实现

本文基于H.265/HEVC视频编码标准,实现了CABAC编码中二进制算术编码器常规编码模式下的一种硬件流水线结构,根据算法特性设计并优化了编码器的硬件架构,将概率状态数据储存在SRAM中,并使用查找表优化概率估计更新运算;对编码数据进行打包处理,简化概率估计更新带来的计算,以优化视频数据流编码速度;二进制算术编码采用多级流水线结构,支持四路并行编码。仿真结果表明,本文的硬件CABAC二进制算术编码器平均每时钟周期可以完成4个bin的编码,符合较高帧率的1080p视频实时编码要求。     

并行通道编码EBCOT中MQ编码器的硬件设计

提出了一种适用于JPEG2000标准中并行通道编码的Embedded Block Coding with Optimized Truncation （EBCOT）高速MQ编码器的硬件架构。首先对JPEG2000标准流程的标码流程选择和字节输出等流程进行改进,使之更适应于硬件实现,并提出一种区间重整时对前导零位数的更简洁的判断方法和电路实现,充分利用硬件并行性,提高了编码速度。进而提出了四级流水的MQ编码器硬件架构,有效提高了MQ编码速率,充分满足并行通道编码的要求。     

10 Gbps LDPC编码器的FPGA设计

该文针对准循环双对角结构的低密度奇偶校验(LDPC)码,提出了一种基于FPGA的高吞吐量编码器实现方法。提出了一种快速流水线双向递归编码算法,能显著提高编码速度;同时设计了一种行间串行列间并行的处理结构计算中间变量,在提高编码并行度的同时可有效减少存储资源的占用量;设计还针对多帧并行编码的情况优化了存储结构,有效复用了数据存储单元和RAM地址发生器,进一步提高FPGA的资源利用率。对一组码长为2304的IEEE 802.16e标准LDPC码,在Xilinx XC4VLX40芯片上,该方法可实现时钟频率200 MHz,信息吞吐量达10 Gbps以上的编码器,且占用不超过15%的芯片逻辑资源和50%左右的RAM存储资源。     

一种新型的融合控制码与数据码的8/10 bit编码器

设计了一种融合控制码(K码)与数据码(D码)、具有无效K码检测功能的高速8/10 bit编码器。深入研究了8/10 bit的编码特点以及K码与D码的内在相关性,提出了将K码融合于D码的改进编码方法。相比传统方法,该编码方法更简单,速度更快,占用逻辑资源更少。采用Verilog HDL语言设计了编码器,使用Modelsim软件对设计进行了功能验证,并利用Quartus II综合实现了8/10 bit编码电路。该编码器可直接应用于需要8/10 bit编码的收发器。     

采用路径搜索的并行RS编码器IP自动生成方法

根据RS编码器的特点,提出了一种可以实现任意编码多项式、任意并行倍数的并行RS编码器IP的自动生成方法。该方法基于并行计算中数据路径的自动搜索求得编码矩阵,生成有限域运算电路,从而使得编码器所有HDL代码可以由软件自动生成。设计了一款9倍并行RS（255,223）码编码器,综合结果表明：结合门级优化策略,所生成的并行编码器使用资源较少,且电路工作频率相对原始单倍处理电路基本保持不变。     

一种使用纠错技术的8B/10B编码器设计

针对目前高速通信中对高速率和低误码率的要求,本文设计并实现了一种具有纠错功能的8B/10B新型算法结构,输入数据先经过(7,4)BCH编码电路进行编码后再送入8B/10B编码器中进行编码,8B/10B编码电路采用数据码组和特殊码组并行编码结构实现。编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现。仿真结果表明,该电路可以正确实现8B/10B编码并具有纠正一位错码的能力。通过Synopsys的Design Compiler工具在SMIC 65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为344μm2,具有运行速度快、占用逻辑资源小、误码率低的特点。     

一种新型的样本并行JPEG2000编码器EB COT体系

提出了一种新型的用于JPEG2000的、基于样本并行(sample-parallel)的低时钟数EBCOT编码器体系,有效降低了处理时间.体系包括1个每周期完成4个样本编码的位平面编码器,和3个每周期完成2位比特编码的内容自适应二进制算术编码器.其中的位平面编码器在码通并行(pass-parallel)的基础上进一步并行了每列4位样本的编码操作.二进制算术编码器通过采用流水线技术来匹配位平面编码器的高吞吐量.     

基于DVB-S2的通用LDPC编码器的FPGA设计

针对DVB-S2标准中的LDPC码编码器,提出了一种基于FPGA的通用LDPC编码器设计,该编码器具有多码率通用的特点,并且利用IPCORE构造出多个ROM和RAM,实现了在同一信息位输入时所有与之关联校验位的并行处理,提高了编码速度.经试验测试表明,编码器能够稳定工作,处理速率约为63.371 Mbit/s,满足DVB-S2中不同码率下LDPC编码器的需求.     

基于AVS视频标准的熵编码器的FPGA设计

AVS视频标准中的熵编码部分是将语法元素与量化系数进行Exb-Golomb编码与存储的重要环节。为了进一步提高熵编码器的效率,本文采用了一种检测＂哥伦布首位1＂的FPGA实现算法,用（run,level）联合坐标寻址查找2D-VLC码表,并用FIFO进行暂存和输出码流的方法,降低了运算量以及硬件资源,提高了运行速度。该Exb-Golomb熵编码器已通过RTL（Register Transfer Level）级仿真和综合,占用硬件资源LUT6359门,相比其他同类设计的AVS熵编码器,大大减少了硬件资源的占用。     

GPON中高速并行RS编码器的实现

RS码是一种纠错能力很强的线性分组码,可大幅提高通信系统性能。针对吉比特无源光网络,设计并实现了32位并行RS（255,239）编码器。编写VerilogHDL代码,利用QuartusII软件验证功能的正确性。结果表明该编码器运行速度快,占用资源少,满足GPON系统高速数据传输的要求。     

基于16位定点DSP的实时MP3编码器

采用一个新的MP3编码方案，针对16位定点DSP的特性对算法进行了优化。方法包括帧间动态时间分配策略，用于计算机非线函数的优化的多项式逼近算法，以及快速的Huffman码表存取方案。采用这些优化方法后，实现了基于16位定点DSP芯片的实时MP3编码器。     

An Encoder with Speed over 40Gbps for RC LDPC Codes with Rates Up to 0.96

We propose a class of Rate-compatible (RC) Low-density parity-check (LDPC) codes with a very wide range of code rates.To widen the range of rates,we have developed an optimal transmission scheme to push the upper bound of code rates to 0.96.Characterized by a parity check matrix in a dual-diagonal form,the proposed RC LDPC code can be encoded in linear time.Constructed from shifted identity sub-matrices,the proposed codes are particularly well-suited for the high-speed implementation of parallel encoders.Furthermore,the encoder can be implemented efficiently with several left circular shifters and XOR gates.To maximize the encoding speed,we have proposed a q-parallel encoder architecture,where q is the size of each sub-matrix.The implementation results into Field programmable gate array (FPGA) devices indicate that a 72-parallel encoder for the proposed RC LDPC code with a code rate from 0.5 to 0.96 is capable of reaching a speed of 42 Gigabits per second (Gbps) using a clock frequency of 300MHz.     

循环汉明码编译码器的设计与FPGA实现

分析了循环码的特性,提出一种循环汉明码编译码器的设计方案。编译码器中编码采用除法电路,译码采用梅吉特译码器,易于工程应用。对编译码器在FPGA上进行了实现,通过参数化设置,具有较高的码率,适用于(255,247)及其任意缩短码的循环汉明码,并给出了译码器的仿真和测试结果。结果表明:编译码器运行速率高、译码时延小,在Virtex-5芯片上,最高工作时钟频率大于270 MHz。在码组错误个数确定的系统应用中,可以有效降低误码率,一般可将误码率降低一个量级。实践表明,该设计具有很强的工程实用价值。     

A high performance MQ encoder architecture in JPEG2000

In this paper, a novel architecture for an MQ arithmetic coder with high throughput is proposed. The architecture can process two symbols in parallel. The main characteristics are eight process elements for the prediction of probability interval A, the combination of calculation units for the code register C with the Byteout&Flush procedure, and the use of a dedicated probability estimation table to decrease the internal memory. From FPGA synthesis results, the architecture’s throughput can reach 96.60 M context symbols per second with an internal memory size of 1509 bits, which is comparable to that of other architectures and suitable for chip implementation.     

适合光纤通信的一种准循环LDPC编码器的实现

针对光纤通信系统中对传输速率和误码率要求的不断提高,研究了一种具有特殊结构的、适合光纤通信中高速率实现的低密度奇偶校验码(LDPC)。仿真结果表明,该LDPC码与RS(255,239)编码方式相比,可以获得约2dB的编码增益。同时,针对该LDPC码的准循环结构,该编码器结构可以有效地降低编码复杂度,并在编码实现方面采用流水线并行结构保证编码的实时性。该编码器结构已在现场可编程门阵列(FPGA)上得到了验证。实验结果表明,采用Stratix GX片内集成的高速发送端口,在单片FPGA上完成了整个编码系统的设计,该编码系统可以2.4Gbps的编码速率稳定工作。     

High-throughput Block Turbo Decoding: From Full-parallel Architecture to FPGA Prototyping

Ultra high-speed block turbo decoder architectures meet the demand for even higher data rates and open up new opportunities for the next generations of communication systems such as fiber optic transmissions. This paper presents the implementation, onto an FPGA device of an ultra high throughput block turbo code decoder. An innovative architecture of a block turbo decoder which enables the memory blocks between all half-iterations to be removed is presented. A complexity analysis of the elementary decoder leads to a low complexity decoder architecture for a negligible performance degradation. The resulting turbo decoder is implemented on a Xilinx Virtex II-Pro FPGA in a communication experimental setup which also includes an innovative parallel product encoder. The implemented block turbo decoder processes input data at 600 Mb/s. The component code is an extended Bose, Ray-Chaudhuri, Hocquenghem (eBCH(16,11)) code. Some solutions to reach even higher data rates are finally presented.