Walsh变换在数字下变频中的应用研究

讨论了软件无线电接收机中数字下变频处理的高效算法和结构,其目的是在DSP中用软件完成数字下变频处理,这样可省去专用数字下变频器硬件集成电路,并增强中频处理的灵活性、适应性。针对软件数字下变频中滤波-抽取的运算量的考虑,文中提出了用W alsh变换替代传统的用FIR滤波器抗混叠滤波的方案,实验结果表明该方案可有效节约数字信号处理器的时间和空间。     

高效实现DDC的多类滤波器级联技术

对软件无线电接收机中数字下变频理论进行深入分析,提出了一种基于多类滤波器级联技术的DDC实现方案。采用疏状滤波器、半带滤波器和整形FIR滤波器级联实现数字下变频的抽取滤波,有效减少了乘法器和加法器需求及滤波器阶数,高效实现了数字下变频,达到了系统的设计要求。最后将该技术与传统的FIR滤波方法进行对比,进一步说明其可行性和优越性。     

中频采样全数字接收机的设计与实现

根据侦察接收机的需要,基于软件无线电理论提出了一种中频采样全数字接收机的设计方案,对其中的带通采样单元、数字下变频单元和解调单元进行了分析。数字下变频采用高效滤波抽取方案,对CIC、HB和FIR滤波器的设计进行了详细介绍。最后在基于FPGA的CPCI接口信号处理平台上进行了实现,完成了多种信号的解调处理,系统具有高度的灵活性和可扩展空间。     

基于DSP Builder的数字下变频技术

数字下变频(DDC)是软件无线电的核心技术之一,其通过下变频和抽取可将高频数据流信号变成易于后端数字信号处理器(DSP)实时处理的低频低数据流信号。文中讨论数字下变频技术的实现原理,从基于FPGA技术的DSP应用出发,基于DSP Builder软件进行了数字下变频技术研究。并通过对自定义数字信号进行正交混频下变频和两级(CIC滤波器、FIR滤波器)抽取实验,证明了此技术的简单高效和较高实用价值。     

AD6636在宽带数字中频接收机中的应用

数字下变频技术是软件无线电的关键技术之一.本文介绍了AD公司新近推出的高性能数字下变频（DDC）器件AD6636的主要特性和工作原理,通过对宽带和窄带信号滤波器的仿真结果,提出了在数字中频接收机（DIFR）的设计中,能够利用AD6636片内高精度的数字正交下变频器和抽取滤波器,同时利用FPGA实现宽带滤波,可以弥补AD6636的宽带滤波性能较差的缺陷,从而实现宽带数字滤波.     

一种改进的数字信道化方法

数字信道化接收机要求具有实时分析处理大量数据的能力.设计实现了一种改进型数字信道化信号处理算法,该算法采用先进行数字下变频,后抽取滤波的方法,并利用现场可编程门阵列(FPGA)的并行处理完成了算法设计.给出了关键滤波器的设计,仿真结果验证了算法的有效性.     

基于FPGA的高速抽取过程的实现

下变频后的高速基带信号必须经过抽取后才能减轻后续基带处理的负担。多级抽取滤波有利于滤波器的实现。梳状滤波器用作多级抽取的首级，半带滤波器可以实现2倍的抽取，剩余的抽取滤波器用升幅FIR实现。针对各级滤波器系数的特点，在滤波器的硬件实现上采用了一系列简化方法。计算机仿真结果表明，用FPGA实现高速抽取系统是十分灵活有效的。     

大抽取率情况下的数字下变频技术研究

数字下变频技术是数字化雷达接收机的关键技术之一。本文针对大抽取率情况的数字下变频技术进行研究,提出基于积分梳状(CIC)滤波器和FIR滤波器级联方式的抽取滤波方法并进行了详细的分析。经仿真和硬件实现证明了该方法的有效性和可实现性,具有广阔的工程应用前景。     

数字中频滤波技术及其在软件无线电中的应用

本文首先介绍了软件无线电的基本体系结构以及其中数字中频滤波(IF)的重要作用,具体说明了数字滤波器的实现,然后针对软件无线电所处理信号的不同特点着重分析了实现其下变频的数字中频滤波方法。     

抽样频率转换在数字下变频中的应用

数字下变频技术是软件无线电中的关键技术之一。从信号中去除高频信息，降低抽样频率而不导致频谱混叠的过程称之为抽取。若信号不进行滤波就抽取，信号将出现混叠，那么其关键问题就是抽取前的滤波。现以软件无线电的基本知识为基础，分析了单级和多级抽样频率转换，并进行了比较。     

FPGA应用中CIC抽取滤波器增益校正的实现

在中频数字化信号处理中,FPGA应用越来越广泛,DDC的FPGA模块化非常必要,CIC滤波器由于其结构只用到加法器和延迟器,很适合用FPGA来实现,通常工作在DDC系统中运算量大的第一级。本文分析了CIC滤波器的抽取原理、性能、影响参数及增益产生原因,针对实际应用中5级CIC滤波器在不同抽取率下对信号进行抽取时,所产生的增益问题,给出了校正方法,并在Modelsim仿真中得到了验证。     

DVB-T接收系统中DDC的设计

针对DVB-T接收机的中频数据进行数字下变频(DDC)处理。分析了引入噪声的原因,同时提出解决方案。为了便于ASIC实现,在设计模块时除了考虑功能实现还尽可能做到结构简化。在设计数控振荡器(NCO)时采用了CORDIC算法,在设计抽取滤波器时采用多相结构的半带滤波器级联,通过MATLAB仿真证明该系统能有效消除镜频干扰及噪声影响,恢复出符合系统要求的数据。     

一种改进的宽带数字下变频高效结构

该文首先分析了宽带数字下变频现有的高效结构能够实现高效性的根本原因及其存在的问题,接着通过公式推导求出新的实现方法:先抽取后滤波再用Goertzel滤波器实现混频过程直接获得同步调谐。通过与宽带数字下变频的一般结构和现有高效结构的比较,给出新结构的性能:对混频序列频点位置无任何限制、计算高效性、硬件复杂度适中。计算机仿真验证了新结构的有效性。     

On the use of interpolated second-order polynomials for efficientfilter design in programmable downconversion

Interpolated second-order polynomials (ISOPs) are proposed to design efficient cascaded integrator-comb (CIC)-based decimation filters for a programmable downconverter. It is shown that some simple ISOPs can effectively reduce the passband droop caused by CIC filtering with little degradation in aliasing attenuation. In addition, ISOPs are shown to be useful for simplifying halfband filters that usually follow CIC filtering. As a result, a modified halfband filter (MHBF) is introduced which is simpler than conventional halfband filters. The proposed decimation filter for programmable downconverter is a cascade of a CIC filter, an ISOP, MHBFs, and a programmable finite impulse response filter. A procedure for designing the decimation filter is developed. In particular, an optimization technique that simultaneously designs the ISOP and programmable FIR filters is presented. Design examples demonstrate that the proposed method leads to more efficient programmable downconverters than existing ones     

GSM-R直放站数字下变频的FPGA实现

数字下变频器（DDC,Digital Down Converter）是GSM-R直放站的重要组成部分,它将高速采样的数字中频信号下变频到基带,然后进行抽取,低通滤波。利用FPGA的芯片特性以及先进的软件分析和实现工具,实现了基于FPGA的数字下变频,重点研究了数字下变频器的数控振荡器NCO和多级滤波器的原理和硬件设计仿真,通过FPGA芯片Virtex-4XC4VSX35设计实现了适用于GSM-R直放站的数字下变频器,并对其进行了硬件仿真与验证,结果表明提出的方案正确可行,在工程应用中具有一定的参考价值。     

基于优化混频器的数字下变频系统的设计与实现

在利用频谱分析仪对信号进行实时频谱监测过程中,针对其数字下变频模块精度不高、逻辑资源耗费大、难以对数字中频信号进行实时处理的问题,本文对传统数字下变频系统的混频器模块进行优化并提出一种高效的数字下变频(DDC)系统。首先,设置模数转换器(ADC)的采样率为载波中心频率的4倍且采样率转换比率和子ADC的数量是4的正整数倍,此时混频器可以完全合并到多相CIC抽取滤波器中。接着,基于优化的混频器构建一套DDC系统,并为每个系统节点合理分配采样率转换倍数。最后,加入CIC补偿滤波器,提高数据传输过程中的精度。实验结果表明,与传统DDC相比,优化后的DDC资源消耗减少,数据精度误差从1.7%减小到0.8%。基本满足功耗低、精度高、稳定运行等要求。     

Linear-phase FIR interpolation, decimation, and mth-band filters utilizing the farrow structure

This paper introduces novel linear-phase finite-impulse response (FIR) interpolation, decimation, and Mth-band filters utilizing the Farrow structure. In these new overall filters, each polyphase component (except for one term) is realized using the Farrow structure with a distinct fractional delay. The corresponding interpolation/decimation structures can therefore be implemented using only one set of linear-phase FIR subfilters and one set of multipliers that correspond to the distinct fractional delays. The main advantage of the proposed structures is that they are flexible as to the conversion factors, and this also for an arbitrary set of integer factors, including prime numbers. In particular, they can simultaneously implement several converters at a low cost. The proposed filters can be used to generate both general filters and Mth-band filters for interpolation and decimation by the integer factor M. (In this paper, a general filter for interpolation and decimation by M means a filter having a bandwidth of approximately /spl pi//M without the restriction that /spl pi//M be included in the transition band. This is in contrast to an Mth-band filter whose transition band does include /spl pi//M.) In both cases, the overall filter design problem can be posed as a convex problem, the solution of which is globally optimum. Design examples are included in the paper illustrating the properties and potentials of the proposed filters.     

一种任意抽取数字下变频器的设计

数字下变频（DDc）技术作为连接前端模数转换器件（ADC）与后端通用数字信号处理器件之间的纽带,在雷达信号处理中占据了核心地位。针对雷达不同模式下抽取率不同的情况,本文提出了一种任意抽取数字下变频芯片的设计,实现了不同抽取率时的乘法器资源复用,节约了乘法器资源,降低了系统功耗和系统的复杂度。该数字下变频芯片采用SMICO．13μm工艺进行综合仿真,综合结果满足指标要求。     

A New Flexible Filter Bank for Low Complexity Spectrum Sensing in Cognitive Radios

Conventional filter bank-based spectrum sensing methods employ uniform discrete Fourier transform filter bank (DFTFB). In this paper, we propose a multi-stage coefficient decimation filter bank (MS-CDFB) for wideband spectrum sensing in cognitive radios. From an initial fixed-coefficient modal filter, a filter bank that has multiple passbands of either uniform or different passband widths can be obtained using coefficient decimation. Design examples show that proposed MS-CDFB offers a complexity reduction of about 30% over the DFTFB while giving a superior sensing accuracy than the latter. The complexity reduction of MS-CDFB over the DFTFB is 85%, if both the spectrum sensors are designed to produce identical sensing accuracies.