一种电流失配自适应补偿宽带锁相环设计

针对宽带自偏置锁相环(PLL)中存在严重的电荷泵电流失配问题,提出了一种电流失配自适应补偿自偏置锁相环。锁相环通过放大并提取参考时钟与反馈时钟的锁定相位误差脉冲,利用误差脉冲作为误差判决电路的控制时钟,通过逐次逼近方法自适应控制补偿电流的大小,逐渐减小鉴相误差,从而减小了锁相环输出时钟信号抖动。锁相环基于40 nm CMOS工艺进行设计,后仿真结果表明,当输出时钟频率为5 GHz时,电荷泵输出噪声从-115.7 dBc/Hz@1 MHz降低至-117.7 dBc/Hz@1 MHz,均方根抖动从4.6 ps降低至1.6 ps,峰峰值抖动从10.3 ps降低至4.7 ps。锁相环输出时钟频率为2～5 GHz时,补偿电路具有良好的补偿效果。     

一种应用于阵列TDC的低抖动锁相环设计

传统的PLL（Phase Locked Loop）电路受限于环路参数的选定,其相位噪声与抖动特性已经难以满足大阵列、高精度TDC（Time-to-Digital Converter）的应用需求.本文致力于PLL环路带宽的优化选取,采取TSMC 0.35μm CMOS工艺实现了一款应用于TDC的具有低抖动、低噪声特性的锁相环（Phase Locked Loop,PLL）电路,芯片面积约为0.745mm×0.368mm.实际测试结果表明,在外部信号源输入15.625MHz时钟信号的条件下,PLL输出频率可锁定在250.0007MHz,频率偏差为0.7kHz,输出时钟占空比为51.59%,相位噪声为114.66dBc/Hz@1MHz,均方根抖动为4.3ps,峰峰值抖动为32.2ps.锁相环的相位噪声显著降低,输出时钟的抖动特性明显优化,可满足高精度阵列TDC的应用需要.     

单光子探测盖革雪崩焦平面用低抖动多相位时钟电路设计

针对单光子探测盖革雪崩焦平面读出电路应用,基于全局共享延迟锁相环和2维H型时钟树网络,该文设计一款低抖动多相位时钟电路.延迟锁相环采用8相位压控延迟链、双边沿触发型鉴相器和启动-复位模块,引入差分电荷泵结构,减小充放电流失配,降低时钟抖动.采用H时钟树结构,减小大规模电路芯片传输路径不对称引起的相位差异,确保多路分相时钟等延迟到达像素单元.采用0.18 mm CMOS工艺流片,测试结果表明,延迟锁相环锁定频率范围150～400 MHz.锁定范围内,相位噪声低于–127 dBc/Hz@1 MHz,时钟RMS抖动低于2.5 ps,静态相位误差低于65 ps.     

单光子探测盖革雪崩焦平面用低抖动多相位时钟电路设计

针对单光子探测盖革雪崩焦平面读出电路应用,基于全局共享延迟锁相环和2维H型时钟树网络,该文设计一款低抖动多相位时钟电路。延迟锁相环采用8相位压控延迟链、双边沿触发型鉴相器和启动-复位模块,引入差分电荷泵结构,减小充放电流失配,降低时钟抖动。采用H时钟树结构,减小大规模电路芯片传输路径不对称引起的相位差异,确保多路分相时钟等延迟到达像素单元。采用0.18 μm CMOS工艺流片,测试结果表明,延迟锁相环锁定频率范围150～400 MHz。锁定范围内,相位噪声低于–127 dBc/Hz@1 MHz,时钟RMS抖动低于2.5 ps,静态相位误差低于65 ps。     

1.2V低功耗时钟发生器设计

基于整数分频锁相环结构实现的时钟发生器,该时钟发生器采用低功耗、低抖动技术,在SMIC 65 nm CMOS工艺上实现。电路使用1.2 V单一电源电压,并在片上集成了环路滤波器。其中,振荡器为电流控制、全差分结构的五级环形振荡器。该信号发生器可以产生的时钟频率范围为12.5～800MHz,工作在800 MHz时所需的功耗为1.54 mW,输出时钟的周期抖动为:pk-pk=75 ps,rms=8.6 ps;Cycle-to-Cycle抖动为:pk-pk=132 ps,rms=14.1 ps。电路的面积为84μm2。     

一种应用于HDMI接收端的宽频带锁相环设计

基于110 nm CMOS工艺设计了一种应用于HDMI接收端电路的宽频带低抖动锁相环。采用一种改进型双环结构电荷泵,在25～250 MHz的宽输入频率范围内实现了快速锁定。通过高相噪性能的伪差分环形振荡器产生了调谐范围为125 MHz～1.25 GHz的时钟信号。仿真实验结果表明,该锁相环的锁定时间小于1.2μs,在振荡器工作频率为0.8 GHz时,其相位噪声为-100.0 dBc/Hz@1 MHz,输出时钟峰峰值抖动为4.49 ps。     

一种用于脉冲式超宽带接收机的低抖动，低杂散多相输出锁相环

本文提出了一种用于脉冲式超宽带接收机的低抖动,低杂散多相输出锁相环。为了同时满足低抖动、低功耗和输出多相时钟这些需求,该锁相环基于一个环形振荡器结构。为了提高多相时钟的时间精度和相位噪声性能,设计了一个改善了噪声和匹配特性的压控振荡器。在设计中,通过良好的匹配电荷泵和仔细选择环路滤波器带宽来抑制参考频率杂散。测试结果表明,当载波频率为264 MHz时,1 MHz失调频率下的相位噪声为-118.42 dBc/Hz,均方根抖动为1.53 ps,参考频率杂散为-66.81 dBc。该芯片采用0.13 µm CMOS工艺制造,1.2 V电源电压下功耗为4.23 mW,占用0.14 mm2的面积。     

适用于HDTV的低抖动时钟电路

采用高速鉴频鉴相器、抗抖动电荷泵和差分对称负载延迟单元优化结构,综合分析环形振荡器各类噪声模型,设计了一种适用于HDTV的低抖动时钟电路。芯片采用SMIC 0.35μm标准CMOS工艺,3.3 V电源电压。在一定测试环境下,输出30 MHz时钟信号抖动σ仅为10.4 ps,能很好地满足电路设计要求。     

一种低抖动低杂散的亚采样锁相环

设计了一个5.156 25 GHz低抖动、低杂散的亚采样锁相环,使用正交压控振荡器产生4路等相位间隔时钟。分析了电荷泵的杂散理论,使用差分缓冲器和互补开关对实现了低杂散。使用Dummy采样器和隔断缓冲器,进一步减小了压控振荡器对杂散的恶化。该亚采样锁相环在40 nm CMOS工艺下实现,在1.1 V的供电电压下,功耗为7.55 mW;在156.25 MHz频偏处,杂散为-81.66 dBc;亚采样锁相环输出时钟的相位噪声在10 kHz~100 MHz区间内积分,得到均方根抖动为0.26 ps。     

一种全速率线性25Gb/s时钟数据恢复电路

面向高速光通信系统的应用,提出了一种全速率线性25Gb/s时钟数据恢复电路(Clock and Data Recovery Circuit,CDRC)。CDRC采用了混频器型线性鉴相器和自动锁频技术来实现全速率时钟提取和数据恢复。在设计中没有使用外部参考时钟。基于45nm CMOS工艺,该CDR电路从版图后仿真结果得到:恢复25Gb/s数据眼图的差分电压峰峰值V_pp和抖动峰峰值分别为1.3V和2.93ps;输出25GHz时钟的差分电压峰峰值V_pp和抖动峰峰值分别为1V和2.51ps,相位噪声为-93.6dBc/Hz@1MHz。该芯片面积为1.18×1.07mm²,在1V的电源电压下功耗为51.36mW。     

适用于10/100Base-T以太网的低抖动频率综合器

设计了一种用于10/100Base-T以太网收发器的频率综合器电路.该电路自适应工作在10和100Mbps两种模式下,并能自由切换.电路采用cascode电流源、差分对称负载延迟单元等优化结构,使时钟输出具有良好特性,且能兼具DLL功能,同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟的需要,避免额外的功耗和面积.在一定测试环境下,晶振的cycle-cycle抖动σ约为25ps,输出时钟分频后的25MHz测试时钟信号的σ仅为22ps.测试结果表明,时钟发生电路具有良好的工艺稳定性和较强的抑制噪声能力,满足发送和接收电路对于时钟性能的要求.芯片采用SMIC 0.35μm的标准CMOS工艺,电源电压为3.3V.     

适用于10/100Base-T以太网的低抖动频率综合器

计了一种用于10/100BaseT以太网收发器的频率综合器电路．该电路自适应工作在10和100Mbps两种模式下,并能自由切换．电路采用cascode电流源、差分对称负载延迟单元等优化结构,使时钟输出具有良好特性,且能兼具DLL功能,同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟的需要,避免额外的功耗和面积．在一定测试环境下,晶振的cycle-cycle抖动σ约为25ps,输出时钟分频后的25MHz测试时钟信号的σ仅为22ps．测试结果表明,时钟发生电路具有良好的工艺稳定性和较强的抑制噪声能力,满足发送和接收电路对于时钟性能的要求．芯片采用SMIC 0.35μm的标准CMOS工艺,电源电压为3.3V．     

适用于1000Base-T以太网的低抖动低功耗频率综合器

采用高速鉴频鉴相器(TSPC)、经典抗抖动的电荷泵、交叉耦合差分延迟单元以及电阻分压相位内插电路等结构设计了一个应用于1000Base-T以太网收发器的频率综合器电路,并能兼容10/100Mbps模式.该电路同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟(128相)的需要,大大节约了面积和功耗.在晶振的绝对抖动σ约为16ps情况下,输出25MHz测试时钟信号σ仅为11ps.表明该频率综合器有较强的抑制噪声能力,能很好满足发送和接收电路对于时钟性能的要求.芯片采用SMIC 0.18μm的标准CMOS工艺,电源电压为1.8V,功耗小于4mW.     

适用于1000Base-T以太网的低抖动低功耗频率综合器

采用高速鉴频鉴相器(TSPC)、经典抗抖动的电荷泵、交叉耦合差分延迟单元以及电阻分压相位内插电路等结构设计了一个应用于1000Base-T以太网收发器的频率综合器电路,并能兼容10/100Mbps模式.该电路同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟(128相)的需要,大大节约了面积和功耗.在晶振的绝对抖动σ约为16ps情况下,输出25MHz测试时钟信号σ仅为11ps.表明该频率综合器有较强的抑制噪声能力,能很好满足发送和接收电路对于时钟性能的要求.芯片采用SMIC 0.18μm的标准CMOS工艺,电源电压为1.8V,功耗小于4mW.     

用于1.25GHz Serdes的低时钟抖动的环振的设计

设计了一种新的用于电压控制振荡器的延迟单元,并与源级耦合差分延时单元的时钟抖动进行了比较.提出了基于低时钟抖动的锁相环环路参数的优化技术.在0.35μm CMOS工艺下进行1.25GHz Serdes流片,测试表明数据率为1.25GHz的高速串联输出的随机抖动均方根为2.3ps(归一化为0.0015UI),随机抖动标准偏差为0.0035UI.在1111100000的数据输出时相位噪声为-120dBc/Hz@100kHz.     

低噪声整数频率合成芯片的设计

设计了一个锁相环频率合成芯片。该芯片集晶体振荡电路、鉴频鉴相器、电荷泵、分频器、低通环路滤波器和压控振荡器(VCO)等电路于一体。详细分析了频率综合器中的各个关键模块,利用MATLAB软件优化环路参数,简化了电荷泵、VCO和片内环路参数的相关设计。最后,给出了芯片照片和流片测试结果,验证了设计方法和电路设计的正确性。该芯片在0.35μm CMOS工艺下进行了流片,测试结果表明,电源电压3 V,电流25 mA,芯片面积为5.4 mm2(3 000μm×1 800μm)。输出频率0.8~1.2 GHz,步进50 MHz,单边带相位噪声优于-106 dBc/Hz@1 kHz,-106 dBc/Hz@10 kHz,-115 dBc/Hz@100 kHz,-124 dBc/Hz@1MHz,-140 dBc/Hz@10 MHz。     

用于1.25GHz Serdes的低时钟抖动的环振的设计

设计了一种新的用于电压控制振荡器的延迟单元,并与源级耦合差分延时单元的时钟抖动进行了比较.提出了基于低时钟抖动的锁相环环路参数的优化技术.在0.35μm CMOS工艺下进行1.25GHz Serdes流片,测试表明数据率为1.25GHz的高速串联输出的随机抖动均方根为2.3ps(归一化为0.0015UI),随机抖动标准偏差为0.0035UI.在1111100000的数据输出时相位噪声为-120dBc/Hz@100kHz.     

一种低相位噪声的毫米波压控振荡器

基于推推振荡器结构设计了一种低相位噪声的毫米波压控振荡器,相比传统采用直接振荡和倍频实现的振荡器,该振荡器具有体积小、相位噪声低及电路简单等优点.振荡器中的谐振电路采用多级串联谐振,电感采用微带线的形式,提高了谐振器的品质因数,进而降低了振荡器的相位噪声,且在谐振电路通过微带耦合方式实现了基频输出.基于GaAs异质结双极晶体管(HBT)工艺对振荡器进行了设计和流片,芯片尺寸为1.8 mm×1.4 mm.在5V工作电压和0～13 V调谐电压条件下,振荡器的输出频率为42.1～46.2 GHz,电流为120 mA,输出功率为1 dBm,1/2次谐波抑制大于15 dB,相位噪声为-60 dBc/Hz@10 kHz、-85 dBc/Hz@100 kHz和-105 dBc/Hz@1 MHz.     

GHz波段跳频锁相环关键技术研究

介绍了一种除低通滤波器片外单片集成锁相环(Phase-Locked Loop,PLL)频率综合器设计.整个设计对压控振荡器、双模预分频器(Dual-Modulus Prescaler,DMP)与电荷泵(Charge Pump,CP)等锁相环关键模块分别作了优化与改进,提高了各项设计性能.压控振荡器(Voltage Controlled Oscillator,VCO)输出最高频率为1.25GHz时相位噪声为-118.43dBc/Hz@1MHz,VCO调谐范围为250MHz.双模预分频器实现了高精度低抖动低功耗设计,双模预分频器分频输出118.3MHz时,峰峰抖动小于20ps而功耗仅3.2mA.     

单片UHF RFID阅读器中VCO及其预分频器设计

提出了一种应用于860～960 MHz UHF波段单片射频识别(RFID)阅读器的低相位噪声CMOS压控振荡器(VCO)及其预分频电路.VCO采用LC互补交叉耦合结构,利用对称滤波技术改善相位噪声性能,预分频电路采用注入锁定技术,用环形振荡结构获得了较宽的频率锁定范围.电路采用UMC 0.18 μm CMOS工艺实现,测试结果表明:VCO输出信号频率范围为1.283～2.557 GHz,预分频电路的频率锁定范围为66.35%,输出四相正交信号.芯片面积约为1 mm×1 mm,当PLL输出信号频率为895.5 MHz时,测得其相位噪声为-132.25 dBc/Hz@3 MHz,电源电压3.3 V时,电路消耗总电流为8 mA.