一种基于嵌入式IP内核模块的测试方法

嵌入式内核结构的测试正面临着新的挑战,需要提出有效的测试方法。针对IP内核模块测试所面临的技术难点,详细介绍了IP核模块实现测试所需要构建的硬件环境和完整的测试方法,并分析了由测试理论和方法而形成的国际公认标准IEEEP1500。     

SoC测试结构复用技术研究

在设计基于IP模块的SoC同时,必须引入可测性设计以解决SoC的测试问题.为了简化SoC中的可测性设计的工作,本文设计了一种新型测试结构复用技术,通过分析SoC内部的各种测试应用情况,实现了一个兼容IEEE1149.1标准的通用测试访问逻辑IP.在运动视觉SoC中的应用以及仿真结果验证了这种测试复用结构的有效性,并有助于提高SoC的测试覆盖率.     

SoC时代的IP

SoC时代已经来临，对于所有的SoC设计师来说都面临着巨大的挑战。SoC是基于IP的设计，同时还要包括Firmware、Software、Driver等等软件的成分，同时SoC设计本身又是一个复杂的系统，因此对系统级的设计和验证又提出了与ASIC设计不同的要求，同时又要考虑设计成本的因素。从产业链的角度来看，要解决这些挑战，应该从最基本的问题IP着手。本文主要阐述了目前SoC设计以及IP流通中存在的困难，以及对于如何解决这些困难的一些观点。     

基于V93000的SoC中端口非测试复用的ADC和DAC IP核性能测试方案

 SoC(System-on-a-Chip)芯片设计中,由于芯片测试引脚数目的限制以及基于芯片性能的考虑,通常有一些端口不能进行测试复用的IP(Intellectual Property)核将不可避免地被集成在SoC芯片当中.对于端口非测试复用IP核,由于其端口不能被直接连接到ATE(Automatic Test Equipment)设备的测试通道上,由此,对端口非测试复用IP核的测试将是对SoC芯片进行测试的一个重要挑战.在本文当中,我们分别提出了一种基于V93000测试仪对端口非测试复用ADC(Analog-to-Digital Converter)以及DAC(Digital-to-Analog Converter)IP核的性能参数测试方法.对于端口非测试复用ADC和DAC IP核,首先分别为他们开发测试程序并利用V93000通过SoC芯片的EMIF(External Memory Interface)总线对其进行配置.在对ADC和DAC IP 核进行配置以后,就可以通过V93000捕获ADC IP 核采样得到的数字代码以及通过V93000 采样DAC IP 核转换得到的模拟电压值,并由此计算ADC以及DAC IP 核的性能参数.实验结果表明,本文分别提出的针对端口非测试复用ADC以及DAC IP 核测试方案非常有效.     

数字IP核的IEEE Std1500外壳架构设计研究

IP核可测试性架构的多样性、互不兼容性给SoC的测试带来不便,IEEE Std1500针对此问题提出了一种标准的、可配置的可测试性架构,如何设计实现这种架构便成为SoC测试研究的热点问题.基于IEEE Std1500,利用边界扫描技术,结合自行设计的IP核,本文给出标准化架构的设计过程,利用quartus ii平台仿真验证了多种测试指令下设计的有效性.提出的外壳并行配置设计打破传统串行测试的局限性,为实现SoC中IP核的并行测试、缩短测试时间提供新的思路.     

实现基于IP核技术的SoC设计

迅速将知识产权(IP)硬化并建立精确的实现模型，是充分实现基于IP核技术的系统芯片(SoC)开发的必要条件。IP抽象的建模不仅有助于重复使用IP而缩短生产周期，还能增强IP的安全保护。功能模型、物理模型、时序模型、测试模型和功率模型等各种硬件化IP模型都将支持整个SoC设计流程。概述IP的交付方式多种多样，但是主要分为两大类：·以RTL(寄存器传送逻辑)形式配置的与工艺无关的软IP；· 以多种GDSII相关模型配置的与工艺有关的硬IP。软IP在配置后可针对多种硅工艺，易于被SoC开发环境采纳，灵活性极高，但是成本也高。况且，…     

基于多IP核复用SoC芯片的可靠性研究

多IP核复用技术在SoC芯片设计中得到广泛应用，一方面带来设计效率的提高，另一方面由于各类IP核质量参差不齐也造成SoC芯片可靠性的降低，本文着重从微处理器可靠性、IP核通信可靠性、IP核状态检测等方面对多IP复用SoC的可靠性进行了研究。     

不使用MCU对三线DCP进行控制

今天，系统级芯片（SoC）设计师在产品开发中面临的最重要的问题之一，就是如何选择一个知识产权（IP）内核。它能够影响产品的性能和质量，以及上市时间和盈利能力。然而SoC设计师在选择一个内核的时候面临着诸多挑战。他们需要仔细考虑以决定哪种内核对特定的SoC最合适。他们必须决定内核的类型（软内核或是硬内核）、可交付成果的质量、可靠性和IP提供商的承诺等等。本文将就以上每个环节进行讨论，并为如何最好地评估多个相互竞争的IP内核的特性提供一个指导。     

国际IP核联盟/组织简介

SoC设计的基础是IP核的复用，为使IP核能有效地复用，世界半导体产业的主要国家和地区，都相继建立了IP／SoC标准化设计、交易、管理的组织和机构，这些组织的目的是促进IP核发展，探讨SoC设计方法学，加速SoC的设计。本文对这些组织的发展及工作情况做一简要介绍。     

利用智原科技A320 SoC平台开发2D图像加速器（下）

2 FPGA测试方式介绍 FPGA测试时使用A320 SoC设计平台跟一块FPGA（Xilinx的XC4VLX160）子板。SoC设计平台集成了完成设计所需的IP。完成功能设计仿真后,用FPGA实现的逻辑模块通过AHB／APB总线连接器与A320设计平台连接,可以很方便地完成功能验证,调试等一系列动作。因为A320芯片上的IP均为硅验证,在验证设计的同时也保证了从设计到芯片的一致性,图9表示A320 SoC设计平台里面的IP资源及结构。     

雷达射频集成电路的发展及应用

文中主要探讨雷达射频/微波集成电路的发展及其应用.介绍了现代雷达的发展趋势、雷达射频系统的演变历程以及目前国内外相关的射频集成电路的最新成果,讨论了射频片上系统(SoC)的未来趋势.针对现代主流的有源相控阵雷达,介绍了几种可行的系统级射频芯片的集成方向,最后强调了系统级射频集成电路测试在设计中的重要性,并给出一种基于模块化结构的自动测试设备(ATE)测试平台方案.     

Core-unified soc test data compression and application

The pattern run-length coding test data compression approach is extended by introducing don’t care bit (x) propagation strategy into it. More than one core test sets for testing core-based System-on-Chip (SoC) are unified into a single one, which is compressed by the extended coding technique. A reconfigurable scan test application mechanism is presented, in which test data for multiple cores are scanned and captured jointly to make SoC test application more efficient with low hardware overhead added. The proposed union test technique is applied to an academic SoC embedded by six large ISCAS’89 benchmarks, and to an ITC’ 02 benchmark circuit. Experiment results show that compared with the existing schemes in which a core test set is compressed and applied independently of other cores, the proposed scheme can not only improve test data compression/decompression, but also reduce the redundant shift and capture cycles during scan testing, de-creasing SoC test application time effectively.     

系统芯片的可测性设计与测试

阐述了系统芯片(SoC)测试相比传统IC测试的困难,SoC可测性设计与测试结构模型,包括测试存取配置、芯核外测试层,以及测试激励源与测试响应汇聚及其配置特性、实现方法与学术研究进展,介绍了基于可复用内嵌芯核的SoC国际测试标准IEEE P1500的相关规约;最后,建议了在SoC可测性设计及测试中需要密切关注的几个理论问题。     

Verigy 93000 SoC测试系统及测试中偏置电流的实现

Verigy 93000 SoC测试系统是一个低成本、可扩展的单一测试平台,它是满足SoC全面发展需要的芯片测试系统解决方案.概括介绍了93000自动测试系统(ATE),并讨论了其偏置电流的实现方法.     

复用NoC测试IP芯核测试存取链优化配置

论述了层次型IP芯核不同测试模式之间的约束关系,给出了层次型IP芯核的测试壳结构,提出了一种复用片上网络测试内嵌IP芯核的启发式测试存取链优化配置方法.该方法可有效减小测试数据分组数量和被测芯核的测试时间.使用片上网络测试平台,在测试基准电路集ITC'02中的基准电路p22810上进行了实验验证.     

SoC、DFM与EDA

介绍了系统级芯片(SoC)、可制造性设计(DFM)和电子设计自动化(EDA)的最新发展动态。SoC正在从单核向双核、四核和多核过渡。SoC设计必须采用DFM和EDA。采用DFM和EDA的优点:(1)提高芯片的生产效率和良率;(2)降低芯片生产成本;(3)缩短芯片生产周期,加速上市。     

片上网络:新一代的片上系统结构

片上系统是使用共享或专用总线作为芯片的通信资源.由于这些总线具有一定的限制,因此扩展性较差,不能满足发展需求.在这种情况下,目前的片内互连结构将成为多核芯片的发展瓶颈.文章介绍了一种新型的片上体系结构(片上网络)来解决未来片上系统中总线所带来的不足.片上网络作为一种新的片上体系结构,可以解决片上系统设计中所带来的各种挑...     

SIP的优势和展望

介绍了一种微系统集成的新技术-SIP，并将其与SoC进行了比较，阐述了SIP的优势和应用，指出SIP将会成为微系统集成技术带来更大的发展。     

一种复杂SoC可测性的设计与实现

随着SoC的复杂度和规模的不断增长,SoC的测试变得越来越困难和重要.针对某复杂32-bit RISC SoC,提出了一 种系统级DFT设计策略和方案.在该方案中,运用了多种不同测试设计方法,包括内部扫描插入、存储器内建自测试、边界扫描和功能测试矢量复用.结果显示,该策略能取得较高的测试覆盖率和较低的测试代价.     

谱分析方法的混合电路BIST

SoC芯片内对于混合信号电路测试有着举足轻重的作用.本文介绍了一种通过谱密度分析方法的混合电路内建自测试.此方法通过使用噪声源与比较器数字量化得到被测信号的频谱特性.它的主要特点是电路简单、抗干扰性能强和多点插入多路并行采集,不需要多位AD转换器和多路选择开关.此方法基本上是全数字式的,采用一位量化,数据处理速度快,能满足给定条件下的实时处理要求;并可利用系统内已有的资源,适应于SoC环境.本文给出了系统实现的详细结构和一个测试锁相环电路的测试仿真实例,验证了谱分析方法的测试有效性.