为SoC选择适当的IP内核

今天,系统级芯片(SoC)设计师在产品开发中面临的最重要的问题之一,就是如何选择一个知识产权(IP)内核.它能够影响产品的性能和质量,以及上市时间和盈利能力.然而SoC设计师在选择一个内核的时候面临着诸多挑战.他们需要仔细考虑以决定哪种内核对特定的SoC最合适.他们必须决定内核的类型(软内核或是硬内核)、可交付成果的质量、可靠性和IP提供商的承诺等等.本文将就以上每个环节进行讨论,并为如何最好地评估多个相互竞争的IP内核的特性提供一个指导.     

SoC时代的IP

SoC时代已经来临，对于所有的SoC设计师来说都面临着巨大的挑战。SoC是基于IP的设计，同时还要包括Firmware、Software、Driver等等软件的成分，同时SoC设计本身又是一个复杂的系统，因此对系统级的设计和验证又提出了与ASIC设计不同的要求，同时又要考虑设计成本的因素。从产业链的角度来看，要解决这些挑战，应该从最基本的问题IP着手。本文主要阐述了目前SoC设计以及IP流通中存在的困难，以及对于如何解决这些困难的一些观点。     

德州仪器选用MIPS32 24Kc^TM处理器内核来支持其低功耗IP电话解决方案

为数字消费、网络、个人娱乐、通信和商业应用提供业界标准处理器架构及内核的领先供应商MIPS科技（纳斯达克交易代码：MIPS）日前宣布德州仪器（TI）已经授权使用MIPS32 24Kc^TM处理器内核，用于其最新一代千兆以太网IP电话系统级芯片（SoC）。     

Silicon Hive推出用于软件定义无线电的硬／软件联合方案

Silicon Hive新推出的BRESCA和AVISPA嵌入处理器内核及相关软件库解决方案。BRESCA内核是一个可重新配置的加速器，能够提供高速流数据所需要的超高周转速率。AVISPA则专为变换和频域均衡器等块处理任务而设计。这两款软内核产品可以与片上系统（SoC）集成在一起，使设计师能充分利用可重新配置计算的性能优势。     

从物理IP优化SoC设计,Synopsys推出高性能内核单元库DesignWare HPC

新思科技全新的高性能内核标准单元库和存储器套件DesignWare HPC可以帮助SoC设计师优化其片上CPU、GPU和DSP IP内核,以实现最快的设计速度、最小的面积或最低的功耗,或针对其特殊的应用需求实现上述三者的最优化平衡。     

一种基于嵌入式微处理器内核模块的测试

基于可复用的嵌入式IP内核模块的系统级芯片（SoC）设计方法使测试面临新的挑战。文章针对IP内核模块测试断面临的技术难点，介绍了IP核模块实现测试所需要构建的硬件环境和通用结构．并以嵌入ARM微处理器棱的SoC为例，提出了具体的测试解决方案。     

软件/开发工具

支持处理器内核优化实现的标准单元库和存储器套件Synopsys发布其专为支持多种处理器内核的优化实现而设计的套件,以作为Design Ware Duet嵌入式存储器以及逻辑库IP组合的扩展。此次发布的全新Design Ware HPC(高性能内核)设计套件包括一整套高速和高密度存储器实例和标准单元库,它们可使SoC设计师优     

Sigma Designs新型高性能媒体处理器选用MIPS科技IP内核

为数字消费、家庭网络、无线、通信和商业应用提供业界标准架构、处理器及模拟IP的MIPS科技公司近日宣布．其可合成MIPS32^TM内核已为Sigma Designs公司（纳斯达克交易代码：SIGM）新的SMP8644安全媒体处理器采用。多核SMP8644系统级芯片（SoC）专为下一代IPTV机顶盒、IP有线机顶盒、蓝盘播放器等功能丰富的消费类产品而设计，集成了包括超标量体系结构MIPS3274K^TM内核在内的三个MIPS^TM处理器。     

台湾地区IC设计公司引入Tensilica可配置处理器

Tensilica公司日前宣布，位于台北的Afa Technlolgies，Inc．（简称Afa）选择xtensa可配置处理器内核用于最新一个支持多标准的手机数字电视接收SoC设计项目。Afa是一家无工厂IC设计服务公司，专精于DTV（数字电视）、手机和数字家庭LAN（局域网）芯片设计。     

Tensilica宣布与富士通签署战略投资协议

Tensilica日前宣布,富士通公司成为其战略投资者。Tensilica为业界领先半导体IP（知识产权）供应商且专注于数据处理器（DPU）内核研发,该内核融合CPU（中央微处理器）和DSP（数字信号处理）功能,可实现快速定制并提供超乎普通CPU和DSP数十倍的性能。Tensilica的DPU广泛应用于移动无线设备、家庭娱乐系统和其他设备的信号处理片上系统（SoC）设计。     

面向SoC的开放式IP核接口协议(OCP)研究

本文讨论了以IP(Intellectual Property)内核为中心的开放式IP核接口协议(OCP Open Core Protocol),包括协议特性以及基于OCP协议的SoC(Systemon Chip)中设计与验证等,并在此基础上提出了基于OCP协议的采样SoC设计方案。研究表明,使用OCP协议可避免在SoC集成时去适应每个内核,系统集成者可以集中解决SoC设计上的问题,从而极大的减小SoC开发时间和风险。     

用于SoC集成的IP核质量评测方法研究

采用IP核进行SoC设计是集成电路的发展趋势。然而,IP核的质量参差不齐,如何选用高质量IP核成为困扰SoC用户的难题。针对IP核可重用的特点及其在SoC集成应用中的难点,提出了一种主客观相结合的IP核质量评测方法。重点描述了主观质量评测方法的实现和客观质量评测方法的策略,实现了主观质量评测平台,并完成一款数模转换IP核的质量评测。     

新型高性能MIPS32 24K 处理器内核

MIPs科技公司日前宣布，Broad—Light经选择高性能MIPS32 24K 内核作为其新型GPON系统级芯片（SoC）的基础核心。BroadLight今天还宣布针对光纤到户ffiber—to—the—home，FTTH）应用的BL2348GPON家庭网关（RG）SoC解决方案已经开始提供样品。     

CADENCE公司推出通用验证组件

MIPS科技公司与Silicon AwareIP、半导体知识产权（IP）平台提供商Virage Logic公司推出共同开发的最新内核优化IP工具包。该工具包采用Virage Logic面积、速度和功耗（ASAP）存储器（ASAP Memory）和ASAP Logic高速（HS）IP，新系列内核优化IP工具包可为MIPS用户提供专门用于充分发挥MIPS处理器内核性能的IP。     

Synopsys宣布即刻提供多协议DesignWare Enterprise 12G PHY IP

新思科技公司（Synopsys）日前宣布：其多协议DesignWare Enterprise12GPHYIP正式上市,该物理层知识产权（PHYIP）将使多样化的高端网络和计算应用在功耗降低的同时提升了性能。Design—Ware Enterprise12GPHY是专门为应对设计师们所面临的不断增长的性能／功耗平衡挑战而设计,它使设计师能够轻松地将各种企业级通信协议集成到他们的系统级芯片（SoC）上,     

Cadence推出C-to-Silicon Compiler拓展系统级产品

Cadence公司宣布推出Cadence C-to-Silicon Compiler,这是一种高阶综合产品,能够让设计师在创建和复用系统级芯片IP的过程中,将生产力提高10倍。C-to-Silicon Compiler中的创新技术成为沟通系统级模型之间的桥梁,它们通常是用C／C＋＋和SystemC写成的,而寄存器传输级（RTL）模型通常被用于检验、实现和集成SoC。这种重要的新功能对于开发新型SoC和系统级IP,用于消费电子、     

LEON微处理器综述

随着集成电路设计水平和IC制造工艺水平的快速发展,在单芯片上集成微电子应用产品所需的所有功能的系统芯片（SoC）得到广泛应用。系统芯片（SoC）开发的核心是微处理器IP核,实际上多数公司和研究机构不具备开发自己的处理器的能力,较为普遍的做法是购买已成产品的微处理器IP核,但是这需要支付为数不少的使用许可费用。还有另一种选择,即使用开放源代码的微处理器IP核。本文介绍了LEON系列微处理器的软核架构、在SoC设计中的优势以及片上总线。     

基于多IP核复用SoC芯片的可靠性研究

多IP核复用技术在SoC芯片设计中得到广泛应用，一方面带来设计效率的提高，另一方面由于各类IP核质量参差不齐也造成SoC芯片可靠性的降低，本文着重从微处理器可靠性、IP核通信可靠性、IP核状态检测等方面对多IP复用SoC的可靠性进行了研究。     

Cadence宣布提供业界首款HDM2．0验证IP

Cadence宣布可提供业界首款支持全新HDMI2．0规范的验证IP（VIP）。达歉VIP使设计师们可以快速彻底地验证其片E系统（SoC）是否符合HDMI2．0规范,从而加速批量生产的准备时间。     

C-to-Silicon Compiler设计工具

Cadence C-to-Silicon Compiler是一种高阶综合产品，能够让设计师在创建和复用系统级芯片IP的过程中，提高生产力。C-to—Silicon Compiler中的创新技术成为沟通系统级模型之间的桥梁，它们通常是用C／C＋＋和SystemC写成的，而寄存器传输级（RTL）模型通常被用于检验、实现和集成SoC。