基于FPGA的删除卷积码Viterbi软判决译码器的研究

采用FPGA实现删除卷积码Viterbi软判决译码,与传统方式相比,提高了译码器的工作速度和可靠性,降低了功耗.在译码器的设计中,提出了"ACS全复用结构"和采用路径的相对量度取代绝对量度的方法,并得出了相对量度的上边界,从而有效地降低译码器的复杂度,使得利用单片FPGA芯片实现删除卷积码Viterbi软判决译码成为现实.对各种软判决的距离度量的计算方法进行了分析比较,得出了采用"1范数"和相关值取代欧氏距离最为合适.仿真结果表明,所设计的译码器具有良好的性能,与理论边界值只有0.2～0.4 dB的差距.     

独立前向滑块式超高速Viterbi译码器结构设计

超宽带(UWB)通信系统需要高达480Mb/s的Viterbi译码器,而传统并行Viterbi译码器结构难以在现场可编程门阵列(field-programmable gate array,FPGA)上实现该速率。该文提出了独立前向滑块式并行Viterbi译码结构,解决了传统并行Viterbi译码器硬件实现存在的布线拥塞、逻辑资源消耗过大等技术难题,有效提高了系统最大工作时钟频率;同时,给出一种精简加比选单元(ACSU),通过减少加比选迭代运算阶数,降低了关键路径延时,进一步提高了系统最大工作时钟频率。完成4路并行Viterbi译码器的硬件设计,并在Xilinx Virtex-4FPGA上进行了验证,其最高译码速率达720Mb/s。     

Viterbi译码器的FPGA设计实现与优化

在分析Viterbi译码算法基础上，采用一种新的流水结构设计Viterbi译码器的ACS模块．合理安排幸存路径的读写，采用单指针回溯算法译码输出，最终在Xilinx ISE上完成了约束长度为9的Viterbi译码器的FPGA设计．仿真实验结果表明，设计的译码器在资源消耗上有较大优势．     

Punctured(2,1,N)系列卷积码的编码及其Viterbi译码的软件实现

给出了由（2，1，N）系列卷积码作为母码产生的punctured卷积码的编码及其Viterbi译码的软件实现方法，从而为各种不同码率的卷积码的编、译码给出了一种通用的实现方法，并且为多级编码分量码的设计提供了条件。     

一种新的联合译码方案研究

提出了一种新的联合译码方案。该方案结合了卷积码和Turbo码译码算法的优势,在译码端采用三个译码器,前两个译码依然为经典Turbo码译码结构并采用Log-Map算法,最后一个译码器接收译好的信息位、校验位和外信息值,采用维特比译码算法。经过迭代译码,能够进一步提高传统Turbo译码的性能。仿真结果证明在10次迭代以前,至少能够获得0.1dB的编码增益。     

MIMO-OFDM系统中CSI Viterbi译码算法研究

Viterbi译码器是通信系统中应用非常广泛的译码器。与其他单载波调制技术相比,OFDM系统巾的Viterbi译码有其特别之处．可以根据在信道均衡时所得到的信道频域响应系数为译码算法提供判决权重,被称为CSI Viterbi译码算法。首先介绍了OFDM系统的CSI Viterbi译码器算法,然后以V—BLAST为例推导出MIMO-OFDM系统中的CSI Viterbi译码器算法,并通过仿真证明使用CSI Viterbi算法能有效改善系统的性能。     

一种基于分支度量标准的新卷积码译码算法

提出了一种新的门限可调的序列译码算法和一种新的遍历译码树图的方法.取代了传统序列译码算法的路径度量,该算法使用基于最大似然准则的分支度量.算法引入了2个新参数:跳回距离和来回距离.该算法的性能与其他序列译码算法和Viterbi算法相比,适合于长约束长度卷积码译码.结果表明,该算法是一种很好的可以用来对卷积码译码的方法,其译码速度快,并且具有良好的误码率(BER)性能.     

用MSP430实现(2,1,4)卷积码编码及Viterbi译码

介绍了一种利用TI公司的超低功耗单片机MSP430实现由(2,1,4)卷积码生成的最佳增信删余码(Punctured Codes)的编码与其Viterbi译码的技术.首先简要介绍了由(2,1,4)卷积码生成的最佳增信删余码的编码原理与解码方法,其本质上是为了降低码率和冗余信息而牺牲码的性能的一种做法.译码采用了Viterbi算法.本文的目标是尽量用较快的速度、较少的硬件资源达到用单片机来实现卷积码的编码与Viterbi译码.在本文中详细介绍他们的实现方法.     

数字通信中卷积码Viterbi译码算法的研究及软件实现

介绍了数字通信系统中一种卷积码为特比译码的软件实现算法,在CCS环境实现了(2,1,7)卷积码Viterbi译码功能,在程序实现中充分利用了卷积码的特性,运用网格图和回溯以得到译码输出。     

OFDM系统中Viterbi译码器的设计及FPGA验证

在对Viterbi译码算法进行Matlab软件仿真的基础上,综合考虑硬件开销以及电力线OFDM传输系统中FEC解码的具体要求,确定了Viterbi译码器的各个设计参数．为了提高译码性能和译码速度,提出了一种改进的回溯算法．整个设计用Verilog语言编写,采用FPGA技术,通过系统联调,验证了设计的合理性与可靠性．     

一种基于维特比解码的超高频RFID读写器解码器设计

车辆管理和生产管理等应用对超高频射频识别(UHF RFID)读写器的灵敏度有很高的要求.读写器数字基带解码器作为接收链路的关键环节,其误码率(BER)性能直接影响读写器的接收灵敏度.维特比解码是一种广泛应用于卷积码的解码算法,利用卷积码中码元间的相互联系实现纠错解码.本文首次将维特比解码移植应用于UHF RFID系统中的FM0编码的解码算法中.该解码器利用FM0编码的记忆性,结合维特比解码的纠错能力来降低误码率.仿真结果表明,该解码器在信噪比(SNR)为7.3dB的条件下,可以将误码率降至10-5.相对于最优接收机结构,该解码算法有2.5dB的信噪比优势.     

TD-SCDMA系统中维特比译码器的硬件实现

TD-SCDMA系统中采用约束长度为9的卷积编码作为信道编码方案之一，维特比译码器是一种人们广泛采用的卷积编码的解码器；通过分析卷积编码及维特比译码的过程，介绍了一种适合TD—SCDMA系统中软判决维特比译码器实现的硬件结构，此结构也适用于WCDMA等无线通信系统的维特比译码器的设计。     

TD-SCDMA系统中维特比译码器的硬件实现

TDSCDMA系统中采用约束长度为9的卷积编码作为信道编码方案之一，维特比译码器是一种人们广泛采用的卷积编码的解码器；通过分析卷积编码及维特比译码的过程，介绍了一种适合TDSCDMA系统中软判决维特比译码器实现的硬件结构，此结构也适用于WCDMA等无线通信系统的维特比译码器的设计。     

基于FPGA的WIMAX LDPC码译码器设计与实现

提出了基于TDMP-NMS算法的部分并行LDPC码译码器结构,其具有TDMP算法译码收敛快和NMS算法保持较好误码率性能下实现简单的优点.该译码器支持WIMAX标准中所有码长和码率LDPC码的译码.设计了一种基于桶形移位寄存器的重组网络单元,实现了对该标准中19种码长LDPC码译码的支持.采用一种适合于TDMP算法及其各种简化算法的动态迭代停止准则,使译码器能根据译码情况自适应地调整迭代次数.结果显示所提方案在提高译码器吞吐率的同时有效减少了译码器的硬件资源消耗.     

Viterbi译码器的FPGA实现技术研究

提出了一种实现高速并行Viterbi译码器的结构，并且将SMDO法^[1]用于幸存路径存储和输出模块部分．本设计已基于FPGA得以实现，获得了译码速度快、延时小的效果．     

Design and Implementation of Single Chip WCDMA High Speed Channel Decoder

A memory and driving clock efficient design scheme to achieve WCDMA high-speed channel decoder on a single XILINX' XVC1000E FPGA chip is presented. Using a modified MAP algorithm, say parallel Sliding Window logarithmic Maximum A Posterior (PSW-log-MAP), the on-chip turbo decoder can decode an information bit by only an average of two clocks per iteration. On the other hand, a high-parallel pipeline Viterbi algorithm is adopted to realize the 256-state convolutional code decoding. The final decoder with an 8×chip-clock (30.72MHz) driving can concurrently process a data rate up to 2.5Mbps of turbo coded sequences and a data rate over 400kbps of convolutional codes. There is no extern memory needed. Test results show that the decoding performance is only 0.2～0.3dB or less lost comparing to float simulation.     

基于FPGA的多约束长度Viterbi译码器

现有的各通信系统中卷积码的约束长度各不相同．为充分利用现有资源很有必要研究多约束长度的Viterbi译码器．基于FPGA讨论了实现多约束长度的卷积码的Viterbi译码器的一些问题．主要讨论了分支度量单元(BMU)、加比选单元(ACS)、路径度量寄存器单元(PMU)和幸存路径存储器单元(SVU)实现中的一些问题．     

GPU的QC-LDPC码译码器设计与实现

在连续变量量子密钥分发(continuous variable quantum key distribution,CV-QKD)系统中,通信双方需要在远距离低信噪比的条件下进行密钥协商,必须选用码率较低,码长较长的码字.设计了一种基于图形处理器(graphics processing unit,GPU)的准循环低密度奇偶校验(quasi-cyclic low density parity check,QC-LDPC)码的高速译码器.该译码器采用收敛速度更快的分层置信传播译码算法(layered belief propagation algorithm,LBPA)实现,减少了所需的译码循环次数,并且该译码器译码扩展因子较大的QC-LDPC码,在全矩阵大小恒定的情况下,使得子矩阵的数量相对较少,从而减少了串行译码的数量.该译码器分配GPU线程对应变量节点,增加了线程的利用率,并且将所需的基矩阵信息进行合并存储,减少了GPU内存的占用.仿真结果表明,在译码长为106,码率为0.1的码字,且同时译码16个码字,迭代50次的情况下,该译码器达到了41.50 Mbits/s的吞吐量.