基于归并算法的高速LDPC流水线译码器设计与实现

LDPC码是一种纠错能力极强的编码,已广泛用于新一代数字电视,深空探测,卫星通讯等多种领域,基于不同要求出现了许多不同的编码标准,所以定制化的LDPC码译码算法的硬件实现已成为当今的研究热点之一。为满足卫星通信中高速数据传输的需求,使用LDPC码Normalized最小和译码硬件实现算法以及归并算法原理,并结合FPGA适合并行计算的特点,提出一种基于流水线的部分并行LDPC译码的FPGA设计,通过仿真和实验,最终完成满足卫星高速通信需求的LDPC译码器设计。最终使用Altera公司FPGA上完成译码器设计,整个系统在时钟频率为150 MHz的条件下,数据处理速率达到1.5Gb/s以上,数据吞吐率达到750 Mb/s纠错性能优异,完全满足卫星高速数据处理要求。     

基于原模图LDPC码的联合信源信道译码器的硬件实现

采用FPGA(field programmable gate array)设计基于原模图低密度奇偶校验(low density parity check,LDPC)码的联合信源信道译码器,信道部分和信源部分都是由原模图LDPC码组成.在原模图LDPC码联合译码器的硬件实现架构中,通过2步循环扩展得到了适合硬件实现的准循环原模图LDPC码,译码器信息的迭代更新采用TDMP (Turbo decoding message passing)分层译码算法,采用的归一化最小和算法使得P-JSCD(photograph-based joint source and channel decoding)具有部分并行结构.最后,为了降低资源消耗和译码延迟,采用了提前终止迭代策略.基于FPGA平台的硬件实现结果表明,该联合译码器的译码性能非常接近相应的浮点算法,并且最大时钟频率达到193.834 MHz,吞吐量为24.44 Mbit/s.     

一种Viterbi译码算法的改进

提出了一种用寄存器交换法实现Viterbi译码的完整方案.采用一系列如截短法、用等效的思想简化启动过程、加比选计算并行化等方法,进一步改进了Viterbi译码算法的性能.使软判决位数、交织深度等参数在FPGA模拟时均可配置,并用Verilog硬件描述语言具体实现.基于Virtex5芯片进行综合,最大输出频率可达近200Mbps.利用Modelsim6.0和Haps-54开发板分别做了仿真和FPGA实验,同时搭建真实环境,进行BER性能测试,发现自研的IPCore在信噪比高于5.0时,优于Altera公司的同类产品和CDM-600,更适于深空卫星通信.     

高速Viterbi译码器的FPGA实现

为实现无线局域网技术中的高速Viterbi译码要求,本文提出了一种基于FPGA实现的Viterbi译码器的并行结构,并从路径度量管理着手,合理组织了存储器的结构,理论研究和实验结果均表明,此种结构具有译码速度快,结构简单,易于实现的优点.     

高速Viterbi译码器的FPGA实现

为实现无线局域网技术中的高速Viterbi译码要求，本文提出了一种基于FPGA实现的Viterbi译码器的并行结构，并从路径度量管理着手，合理组织了存储器的结构，理论研究和实验结果均表明，此种结构具有译码速度快，结构简单，易于实现的优点．     

大气激光通信系统中基于RiBM算法的RS译码器的设计与实现

根据某大气激光通信系统的需求,提出了一种基于RiBM算法的RS(31,19)译码器,最终完成该译码器的设计与实现;译码器采用流水线结构,关键方程求解采用RiBM算法,译码速率能达到155Mb/s;测试结果表明译码系统性能优良,能满足系统译码的要求。     

基于FPGA的多约束长度Viterbi译码器

现有的各通信系统中卷积码的约束长度各不相同．为充分利用现有资源很有必要研究多约束长度的Viterbi译码器．基于FPGA讨论了实现多约束长度的卷积码的Viterbi译码器的一些问题．主要讨论了分支度量单元(BMU)、加比选单元(ACS)、路径度量寄存器单元(PMU)和幸存路径存储器单元(SVU)实现中的一些问题．     

全并行Viterbi译码器设计

对于全并行Viterbi译码器的设计进行了研究,并最终将用FPGA实现的译码器嵌入到某数字通信系统之中,验证了译码器设计的可靠性,同时所设计的基于FPGA实现的全并行Viterbi译码器适用于高速数据传输的应用场合．     

基于FPGA的准循环LDPC码低时延译码器设计

针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构. 该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延. 该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量. 与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.      

Viterbi译码器的FPGA实现技术研究

提出了一种实现高速并行Viterbi译码器的结构，并且将SMDO法^[1]用于幸存路径存储和输出模块部分．本设计已基于FPGA得以实现，获得了译码速度快、延时小的效果．     

基于DDS和PLL技术实现的L波段高码速率(16Mb/s)MSK调制源

本文介绍了一种实现MSK调制信号的方法。该方法结合了DDS和PLL技术的特点,采用二次混频方案,实现了码速率达16Mb/s的L波段(1030MHz和1090MHz)MSK调制信号源。文中对调制后的信号质量进行了测试,并通过测试结果对DDS系统时钟与FPGA系统时钟同步的重要性进行了说明。测试结果表明该信号源的EVM RMS值最大为6.7%(在1030MHz时测得),最小仅为2.3%(在1090MHz时测得),并且当DDS系统时钟与FPGA系统时钟同步时,其调制信号的信号质量要大大优于两者不同步时的信号质量。     

Design and Implementation of Single Chip WCDMA High Speed Channel Decoder

A memory and driving clock efficient design scheme to achieve WCDMA high-speed channel decoder on a single XILINX' XVC1000E FPGA chip is presented. Using a modified MAP algorithm, say parallel Sliding Window logarithmic Maximum A Posterior (PSW-log-MAP), the on-chip turbo decoder can decode an information bit by only an average of two clocks per iteration. On the other hand, a high-parallel pipeline Viterbi algorithm is adopted to realize the 256-state convolutional code decoding. The final decoder with an 8×chip-clock (30.72MHz) driving can concurrently process a data rate up to 2.5Mbps of turbo coded sequences and a data rate over 400kbps of convolutional codes. There is no extern memory needed. Test results show that the decoding performance is only 0.2～0.3dB or less lost comparing to float simulation.     

A real-time 5/3 lifting wavelet HD-video de-noising system based on FPGA

In accordance with the application requirements of high definition(HD) video surveillance systems,a real-time 5/3 lifting wavelet HD-video de-noising system is proposed with frame rate conversion(FRC) based on a field-programmable gate array(FPGA),which uses a 3-level pipeline paralleled 5/3 lifting wavelet transformation and reconstruction structure,as well as a fast BayesS hrink adaptive threshold filtering module.The proposed system demonstrates de-noising performance,while also balancing system resources and achieving real-time processing.The experiments show that the proposed system's maximum operating frequency(through logic synthesis and layout using Quartus 13.1 software) can reach 178 MHz,based on the Altera Company's Stratix III EP3SE80 series FPGA.The proposed system can also satisfy real-time de-noising requirements of 1920 × 1080 at60 fps HD-video sources,while also significantly improving the peak signal to noise rate of the denoising images.Compared with similar systems,the system has the advantages of high operating frequency,and the ability to support multiple source formats for real-time processing.     

长线422高速传输中的收发模块设计

为了实现长线422的串行高速传输,设计了以FPGA为控制芯片,DS26C31和DS26C32为差分线路驱动器的长线422收发模块电路;并给出了FPGA内部通过严格控制时钟实现高速串行发送、串行接收单元的逻辑设计。经测试,该设计能实现45 m双绞长线,速率达10.3 Mb/s的稳定可靠传输。     

基于CORDIC算法的FPGA实现

在介绍传统的直接数字频率合成(DDS)技术和坐标旋转数字计算机(CORDIC)算法原理的基础上,就如何选择CORDIC算法的参数进行分析,并给出了推导过程。设计了一种基于高速并行流水线结构CORDIC算法的正弦信号发生器,在QuartusⅡ和Modelsim平台上综合和仿真表明,时钟频率可达205 MHz,误差在10-5数量级。给出了FPGA设计的具体过程,软件仿真结果和硬件应用结果。     

基于CORDIC算法的QDDS设计及其FPGA实现

设计了一种基于CORDIC算法的正交输出直接数学频率合成器(QDDS),并在ALTERA FLEX10K 系列FPGA上予以实现.该结构包括流水线32位相位累加器和16位CORDIC旋转器.系统的时钟频率20M Hz,频率切换器时为一个时钟,建立时间为20个时钟,频率为0.004 656 Hz,输出信号的频率为DC到8M Hz.     

一种雷达信号侦察处理器的设计与实现

研究一种基于FFT/IFFT、全FPGA实现、环形结构的电子战数字接收机信号处理器.该处理器由4片FPGA分别实现高速数据传输接口、FFT/IFFT运算及信号的时/频域检测,FPGA以分布式、多总线、并行、流水方式工作.可检测最多4个同时到达的脉冲雷达信号的载波频率及脉冲描述字等参数,当采用256 K(1 K=1024)点的FFT变换3、2 K点的IFFT变换时,检测出4个信号的典型用时约20 ms.由一块板卡完成了数据的接收、运算和时频域信号检测等工作.     

一种新型结构的高速时钟数据恢复电路

针对高速(Gb/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路.该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作.电路采用1.8 V,0.18μmCMOS工艺流片验证,面积约0.5 mm2,测试结果显示在2 Gb/s伪随机数序列输入情况下,电路能正确恢复出时钟和数据,核心功耗约为53.6 mW,输出驱动电路功耗约64.5 mW,恢复出的时钟抖动峰峰值为45 ps,均方根抖动为9.636 ps.