应用于无线传感器网络低噪声放大器的设计

本文给出一种应用于无线传感器网络射频前端低噪声放大器的设计,采用SMIC0．18μmCMOS工艺模型。在CadenceSpectre仿真环境下的仿真结果表明：该低噪声放大器满足射频前端的系统要求,在2．45GHz的中心频率下增益可调,高增益时,噪声系数为2．9dB,输入P1dB压缩点为-19．8dBm,增益为20．5dB;中增益时,噪声系数为3．6dB,输入P1dB压缩点为-15．8dBm,增益为12．5dB;低增益时,噪声系数为6．0dB,输入P1dB压缩点为-16．4dB,增益为2．2dB。电路的输入输出匹配良好,在电源电压1．8V条件下,工作电流约为6mA。     

采用电流复用技术的8mm频段低噪声放大器

利用电流复用技术设计8mm频段低噪声放大器芯片,采用0.15μm GaAs PHEMT工艺,芯片尺寸为1.73mm×0.75mm×0.1mm。测试结果显示:在32～38GHz频带内,放大器增益大于21dB,噪声系数小于1.85dB,输入、输出电压驻波比小于2.5,P1 dB大于7dBm,功耗5V,28mA,采用电流复用技术比传统设计的功耗降低将近40%。     

一种用于3.1–4.8GHz MB-OFDM 超宽带系统的CMOS接收机

本文介绍一种应用于3.1-4.8GHz 多频带正交频分复用超宽带系统的全集成全差分CMOS接收机芯片。在接收机射频前端中应用了一种增益可变的低噪声放大器和合并结构的正交混频器。在I/Q中频通路中则集成了5阶Gm-C结构的有源低通滤波器以及可变增益放大器。芯片通过Jazz 0.18μm RF CMOS工艺流片,含ESD保护电路。该接收机最大电压增益为65dB,增益可调范围为45dB,步长6dB;接收机在3个频段的平均噪声系数为6.4-8.8dB,带内输入三阶交调量(IIP3)为-5.1dBm。芯片面积为2.3平方毫米,在1.8V电压下,包括测试缓冲电路和数字模块在内的总电流为110mA。     

用于IEEE802．11b／g WLAN直接下变频接收机的射频前端设计

介绍了一种应用于IEEE802．11b／g无线局域网接收机射频前端的设计。基于直接下变频的系统架构。接收机集成了低噪声放大器、I／Q下变频器、去直流偏移滤波器、基带放大器和信道选择滤波器。电路采用TSMC0．18μm CMOS工艺设计,工作在2．4GHz ISM（工业、科学和医疗）频段,实现的低噪声放大器噪声系数为0．84dB,增益为16dB,S11低于-15dB,功耗为13mW;I／Q下变频器电压增益为2dB,输入1dB压缩点为-1 dBm,噪声系数为13dB,功耗低于10mw。整个接收机射频前端仿真得到的噪声系数为3．5dB,IIP3为-8dBm,IP2大于30dBm,电压增益为31dB,功耗为32mW。     

CMOS低功耗3-5GHz超宽带接收机射频前端

本文介绍了一种新的低功耗射频接收机前端, 适用于3-5GHz的超宽带系统. 基于0.13µm CMOS工艺实现, 该直接转换式接收机由宽带噪声抵消结构的跨导输入级, 正交无源混频器和跨阻负载放大器组成. 测试结果显示该接收机在整个3.1-4.7GHz 频带范围内的输入反射系数小于-8.5dB, 转换增益27dB, 噪声系数4dB, 输入三阶交调点-11.5dBm, 输入二阶交调点33dBm. 工作在1.2V电源电压下, 整个接收机共消耗18mA电流, 其中包括10mA用于片上正交本振信号产生和缓冲电路.芯片面积为1.1mm×1.5mm.     

2~20GHz GaAs超宽带杂谱抑制单片低噪声放大器

基于0.15μm GaAs PHEMT低噪声工艺,采用二种不同的电路结构——分布式和负反馈,研制了两种超宽带低噪声放大器芯片,两种芯片都达到了2~20GHz的超宽带要求。两款芯片均使用单电源+5V自偏置供电。分布式低噪声放大器芯片的典型增益为17dB,典型噪声系数为2.5dB,输入驻波≤1.6,输出驻波≤1.9,1dB增益压缩输出功率≥14dBm,电流≤75mA;负反馈低噪声放大器芯片的典型增益≥20dB,典型噪声系数≤3.0dB,输入输出驻波≤2.1,1dB增益压缩输出功率≥14dBm,电流≤60mA。用探索到的杂谱抑制理念,设计的两种放大器在全频带、全温(-55~+125℃)、大小信号输入下均未见到杂波,成功解决了国外同类产品HMC462在低温(-55℃)下存在杂散的严重问题。     

3．1～10．6GHz超宽带低噪声放大器的设计

基于SIMC0．18μmRFCMOS工艺技术,设计了可用于3．1—10．6GHzMB—OFDM超宽带接收机射频前端的CMOS低噪声放大器（LNA）。该LNA采用三级结构：第一级是共栅放大器,主要用来进行输入端的匹配;第二级是共源共栅放大器,用来在低频段提供较高的增益;第三级依然为共源共栅结构,用来在高频段提供较高的增益,从而补偿整个频带的增益使得增益平坦度更好。仿真结果表明：在电源电压为1．8v的条件下,所设计的LNA在3．1～10．6GHz的频带范围内增益（521）为20dB左右,具有很好的增益平坦性f±0．4dB）,回波损耗S11、S22均小于-10dB,噪声系数为4．5dB左右,IIP3为-5dBm,PIdB为0dBm。     

一种S波段平衡式限幅低噪声放大器的设计

介绍了一种小型化平衡式限幅低噪声放大器。该放大器采用Lange桥平衡结构,在实现低噪声的同时,保证了小电压驻波比;在3.0～3.5GHz频带内,噪声系数小于1.3dB,输入输出驻波系数小于1.3,增益大于27dB,平坦度±0.6dB以内,输出1dB压缩点大于12dBm。该放大器能够承受最大5W的连续波功率输入,且大功率输入时的驻波系数小于1.3。     

毫米波高性能收发多功能芯片

利用0.15μm GaAs PHEMT工艺,研制了一款集成功率放大器和低噪声放大器的毫米波多功能单片。发射支路功率放大器采用三级放大拓扑结构,在32~36GHz内,在6V工作电压下,线性增益23dB,增益平坦度优于±0.75dB,输入/输出驻波小于1.3,饱和输出功率30dBm,功率附加效率约30%。接收支路低噪声放大器采用三级放大拓扑结构,在5V、30mA工作电压下,在32~37GHz内,线性增益23.5dB,增益平坦度优于±1dB,噪声系数小于2.5dB,1dB压缩输出功率大于6dBm。该芯片面积为3.67mm×3.13mm。     

基于GaAs PHEMT的5～12 GHz收发一体多功能芯片

基于GaAs赝高电子迁移率晶体管(PHEMT)工艺,研制了一种5～ 12 GHz的收发一体多功能芯片(T/R MFC),其具有噪声低、增益高和中等功率等特点.电路由低噪声放大器和多个单刀双掷(SPDT)开关构成.为了获得较低的噪声系数和较大的增益,低噪声放大器采用自偏置三级级联拓扑结构;为了获得较高的隔离度和较低的插入损耗,SPDT开关采用串并联结构.测试结果表明,在5～ 12 GHz频段内,收发一体多功能芯片的小信号增益大于26 dB,噪声系数小于4 dB,输入/输出电压驻波比小于2.0,1 dB压缩点输出功率大于15 dBm.其中,放大器为单电源5V供电,静态电流小于120 mA;开关控制电压为-5 V/0 V.芯片尺寸为2.65 mm×2.0 mm.     

应用于IEEE 802.11b无线局域网系统的2.4GHzCMOS单片收发机射频前端

实现了一个应用于IEEE 802.11b无线局域网系统的2.4GHz CMOS单片收发机射频前端,它的接收机和发射机都采用了性能优良的超外差结构.该射频前端由五个模块组成:低噪声放大器、下变频器、上变频器、末前级和LO缓冲器.除了下变频器的输出采用了开漏级输出外,各模块的输入、输出端都在片匹配到50Ω.该射频前端已经采用0.18μm CMOS工艺实现.当低噪声放大器和下变频器直接级联时,测量到的噪声系数约为5.2dB,功率增益为12.5dB,输入1dB压缩点约为-18dBm,输入三阶交调点约为-7dBm.当上变频器和末前级直接级联时,测量到的噪声系数约为12.4dB,功率增益约为23.8dB,输出1dB压缩点约为1.5dBm,输出三阶交调点约为16dBm.接收机射频前端和发射机射频前端都采用1.8V电源,消耗的电流分别为13.6和27.6mA.     

433MHz ASK接收机射频前端电路设计

设计了一款应用在433MHz ASK接收机中的射频前端电路。在考虑了封装以及ESD保护电路的寄生效应的同时,从噪声、匹配、增益和线性度等方面详细讨论了低噪声放大器和下混频器的电路设计。采用0.18μm CMOS工艺,在1.8V的电源电压下射频前端电路消耗电流10.09 mA。主要的测试结果如下:低噪声放大器的噪声系数、增益、输入P1dB压缩点分别为1.35 dB、17.43 dB、-8.90dBm;下混频器的噪声系数、电压增益、输入P1dB压缩点分别为7.57dB、10.35dB、-4.83dBm。     

基于GaN HEMT的13～17 GHz收发多功能芯片

基于GaN高电子迁移率晶体管(HEMT)工艺设计制作了一款收发(T/R)多功能芯片(MFC),主要用于射频前端收发系统.该芯片集成了单刀双掷(SPDT)开关用于选择接收通道或发射通道工作,芯片具有低噪声性能、高饱和输出功率和高功率附加效率等特点.芯片接收通道的LNA采用四级放大、单电源供电、电流复用结构,发射通道的功率放大器采用三级放大、末级四胞功率合成结构,选通SPDT开关采用两个并联器件完成.采用微波在片测试系统完成该芯片测试,测试结果表明,在13～ 17 GHz频段内,发射通道功率增益大于17.5 dB,输出功率大于12W,功率附加效率大于27％.接收通道小信号增益大于24 dB,噪声系数小于2.7 dB,1 dB压缩点输出功率大于9 dBm,输入/输出电压驻波比小于1.8∶1,芯片尺寸为3.70 mm×3.55 mm.     

A novel reconfigurable variable gain amplifier for a multi-mode multi-band receiver

This paper presents a novel approach for designing a reconfigurable variable gain amplifier(VGA) for the multi-mode multi-band receiver system RF front-end applications.The configuration,which is comprised of gain circuits,control circuit,DC offset cancellation circuit and mode switch circuit is proposed to save die area and power consumption with the function of multi-mode and multi-band through reusing.The VGA is realized in 0.18μm CMOS technology with 1.8 V power supply voltage providing a gain tuning...     

一个双频带可重构的直接变频接收机射频前端

A dual-band reconfigurable wireless receiver RF front-end is presented, which is based on the directconversion principle and consists of a low noise amplifer （LNA） and a down-converter. By utilizing a compact switchable on-chip symmetrical inductor, the RF front-end could be switched between two operation frequency bands without extra die area cost. This RF front-end has been implemented in the 180 nm CMOS process and the measured results show that the front-end could provide a gain of 25 dB and IIP3 of 6 dBm at 2.2 GHz, and a gain of 18.8 dB and IIP3 of 7.3 dBm at 4.5 GHz. The whole front-end consumes 12 mA current at 1.2 V voltage supply for the LNA and 2.1 mA current at 1.8 V for the mixer, with a die area of 1.2 × 1 mm^2.     

便携式UHF RFID阅读器中发射前端电路设计

采用0.18μm CMOS工艺设计并制作了一款应用于便携式UHFRFID阅读器的射频发射前端电路。所设计的有源I/Q上混频器通过开关控制Q支路的信号输入,实现了EPC Global Class-1Gen-2协议中所要求3种调制方式;驱动放大器通过实现增益7级数字可调有效地预放大混频器的输出信号。在1.8V的电源电压下,测得阅读器前端电路的主要性能参数如下:上混频器的输入端P1dB,达到-14.9dBVrms,转换增益和噪声系数分别为3.18dB和13.20dB;驱动放大器的输出端P1dB在50Ω阻抗上达到3.5dBm,转换增益可调范围和噪声系数变化范围,分别为7.90～16.30dB和3.10～5.00dB。     

A 3.1-4.8 GHz CMOS receiver for MB-OFDM UWB

An integrated fully differential ultra-wideband CMOS receiver for 3.1-4.8 GHz MB-OFDM systems is presented. A gain controllable low noise amplifier and a merged quadrature mixer are integrated as the RF front-end. Five order Gm-C type low pass filters and VGAs are also integrated for both I and Q IF paths in the receiver. The ESD protected chip is fabricated in a Jazz 0.18 μm RF CMOS process and achieves a maximum total voltage gain of 65 dB, an AGC range of 45 dB with about 6 dB/step, an averaged total noise figure of 6.4 to 8.8 dB over 3 bands and an in-band lIP3 of-5.1 dBm. The receiver occupies 2.3 mm2 and consumes 110 mA from a 1.8 V supply including test buffers and a digital module.     

A highly linear receiver front-end employing modified derivative superposition method with tuned inductors for 5.25 GHz

We design a highly linear CMOS RF receiver front-end operating in the 5 GHz band using the modified derivative superposition (DS) method with one- or two-tuned inductors in the low noise amplifier (LNA) and mixer. This method can be used to adjust the magnitude and phase of the third-order currents at output, and thus ensure that they cancel each other out. We characterize the two front-ends by the third-order input intercept point (IIP3), voltage conversion gain, and a noise figure based on the TSMC 0.18 μm RF CMOS process. Our simulation results suggest that the front-end with one-tuned inductor in the mixer supports linearization with the DS method, which only sacrifices 1.9 dB of IIP3 while the other performance parameters are improved. Furthermore, the front-end with two-tuned inductors requires a precise optimum design point, because it has to adjust two inductances simultaneously for optimization. If the inductances have deviated from the optimum design point, the front-end with two-tuned inductors has worse IIP3 characteristic than the front-end with one-tuned inductor. With two-tuned inductors, the front-end has an IIP3 of 5.3 dBm with a noise figure (NF) of 4.7 dB and a voltage conversion gain of 23.1 dB. The front-end with one-tuned inductor has an IIP3 of 3.4 dBm with an NF of 4.4 dB and a voltage conversion gain of 24.5 dB. There is a power consumption of 9.2 mA from a 1.5 V supply.     

增益可控CMOS低噪声放大器

设计了采用SMIC0.18μm RF CMOS工艺的共源共栅NMOS结构的增益可变的差动式低噪声放大器。在考虑了ESD保护pad和封装寄生效应后,着重对低噪声放大器的输入阻抗匹配、增益以及共源共栅级联结构下的噪声系数、线性度等进行了一系列分析,并提出了优化措施。芯片测试结果表明:在1.56GHz中心频率下,-3dB带宽约为150MHz,输出最大电压增益为27dB,此时噪声系数NF约为2.33dB,IIP3约为4.0dBm,可变增益范围为7dB。在3.3V电源电压下消耗电流8.2mA。此设计方法可以应用到诸如GSM、GPS等无线接收机系统中。