基于门控时钟的低功耗时序电路设计新方法

为了实现更优化的时序电路低功耗设计,提出一种新的基于门控时钟技术的低功耗时序电路设计方法,设计步骤为:由状态转换表或状态转换图作出各触发器的行为转换表及行为卡诺图;根据实际情况对电路中的冗余时钟进行封锁,综合考虑门控时钟方案在系统功耗上的收益和代价,当门控代价过高时,对冗余的时钟实行部分封锁,得到各触发器的冗余抑制信号;将前一步骤中的保持项改为无关项,作出各触发器的次态卡诺图,得到激励函数;由冗余抑制信号和激励函数画出电路图,并检验电路能否自启动.以8421二-十进制代码同步十进制加法计数器和三位扭环形计数器作为设计实例,经Hspice模拟与能耗分析证明,采用该方法设计的电路具有正确的逻辑功能,并能有效降低电路功耗,与已有方法设计的电路相比,能够节省更多的功耗或者提升电路性能.     

考虑热电耦合效应的全芯片温度特性优化方法

针对全局互连延时已成为制约电路性能的关键因素问题,提出了一种全芯片温度特性优化方法,使功耗和温度间的反馈在功耗模型与HotSpot软件结合运算数次后收敛,根据收敛结果确定优化方向．该方法同时考虑了延时、功耗和温度三者间的热电耦合效应．采用该方法对 90nm工艺的AMD Athlon 64 处理器进行仿真验证,结果表明,采用这种方法优化得到的芯片功耗和温度均有显著下降,芯片温度梯度也明显改善,芯片温度特性得到优化．     

大功耗航天器件散热处理方法的工艺研究

在真空环境中,印制板上大功耗器件的散热方法主要采用传导散热,因此增加大功耗器件与印制板接触面积是降低芯片热量的最好办法。如何对大功耗芯片与印制板之间缝隙灌注材料和灌注工艺选择,是解决大功耗器件散热效果直接体现。选用稀释后的DBSF-6101三防保护剂对航天产品印制板上大功耗器件进行温度散热灌注处理的工艺方法,该工艺方法可以解决印制板上大功耗器件在真空环境中散热由辐射散热转变为传导散热,大大降低印制板上大功耗器件表面温度。     

带通采样定理在降低功耗问题中的实际应用

由带通采样定理和奈奎斯特采样定理可知,在对同一带通数据信号进行采集时,采用带通采样定理的采样频率为fs≥2B(信号带宽),而采用奈奎斯特采样定理的采样频率为fs≥2fH(信号最高频率),带通采样定理的采样频率小。同时运用带通采样定理降低采集频率,能够降低芯片的工作电流,从而降低器件功耗。通过数字下变频芯片HSP50216的应用实例证明,采用该方法可以保持系统良好性能的基础上,有效的降低器件功耗。     

伪单输入跳变测试序列的测试生成器设计

为降低内建自测试电路中的功耗,在分析内建自测试低功耗设计一般方法的基础上,从提高测试向量之间相关性的角度出发,提出了一种在不损失固定型故障覆盖率前提下降低测试功耗的BIST测试生成器设计方案.该方案在原始线性反馈移位寄存器的基础上添加了简单的控制逻辑电路,从而得到一种新的伪单输入跳变测试序列,并且在基准电路上进行了实验.实验结果表明,该设计方案在降低功耗的同时可使测试的时间大大缩短.     

集成注入逻辑微程序控制电路的设计与试制

集成注入逻辑微程序控制电路是集成注入逻辑微处理机中的一片电路。本文着重就该电路的线路设计、版图设计、工艺试制、测试分析等部分进行较详细的分析和讨论。该电路在线路设计上采用了PLA 的形式,使得版图设计矩阵化,结构紧凑,提高了集成度,减少了级数,走线也较方便。对版图设计中的负载匹配问题作了较详细的讨论。横向 PNP 管采用 P~ NP~ 结构,使得α增加,功耗降低。对该电路的负载——功耗,速度——功耗,速度——负载的关系进行了典型测试和分析,对该电路存在的问题也进行了讨论。该电路管芯面积为1.6×1.8mm~2,约300个元件,采用32腿的双列直插式管座。测试表明,该电路可在5mA——30mA 下工作,在20mA 下,平均级延迟在50ns 左右,     

多比特量化的音频DAC中模拟电路的设计

设计了一个高精度、低功耗音频Σ Δ数模转换器（DAC）中的模拟部分电路.该DAC采用4 bit量化,不仅增强了调制器的稳定性,减小了功耗和占用面积,而且降低了系统对后端低通滤波器的要求.讨论了电路各模块的实现方法,并详述了开关电容、带隙基准源等产生非线性的关键模块的设计技术.基于SMIC 0.18 μm混合信号CMOS工艺进行了流片验证,测试结果表明：芯片最大信噪失真比达89 dB,动态范围为96 dB,总功耗为19.1 mW,其中不含缓冲器的功耗仅9.1 mW,样片良率为90%,实现了高精度、低功耗的性能.     

带通采样定理在降低功耗问题中的实际应用

由带通采样定理和奈奎斯特采样定理可知，在对同一带通数据信号进行采集时，采用带通采样定理的采样频率为fs≥2B(信号带宽)，而采用奈奎斯特采样定理的采样频率为fs≥2fH(信号最高频率)，带通采样定理的采样频率小。同时运用带通采样定理降低采集频率，能够降低芯片的工作电流，从而降低器件功耗。通过数字下变频芯片HSP50216的应用实例证明，采用该方法可以保持系统良好性能的基础上，有效的降低器件功耗。     

新型电流型CMOS四值边沿触发器设计

提出3种应用于多值逻辑系统的电流型触发器设计,包括四值主从结构触发器、单闩锁单边沿触发器和单闩锁双边沿触发器.采用电流阈值控制技术简化这些电路的结构.单个锁存器的四值单边沿和双边沿触发器分别利用时钟信号的1个边沿和2个边沿后产生的窄脉冲使锁存器瞬时导通,实现取样求值.单闩锁结构的触发器不仅可以简化电路结构,更重要的是大大降低了电流型触发器的直流功耗.在保持相同数据吞吐量的条件下,应用双边沿触发器可以使时钟信号的频率减半,从而降低时钟网络的动态功耗.采用TSMC 0.25 μm CMOS工艺参数的HSPICE模拟结果验证了所提出设计方案的有效性.     

基于MSP430单片机的低功耗无线脉冲远传表设计

针对无线自动抄表系统中表具数据的采集和无线传输问题,提出一种低成本、低功耗的解决方案.采用零功耗磁敏传感器、MSP430F123单片机和CC1100射频通信芯片对传统四表进行改造,设计了一种无线脉冲远传表.该仪表采用正负双脉冲采样技术,提高了抗电磁干扰能力;采用中断唤醒技术和电磁波唤醒技术,降低了功耗;制定了通信协议,实现了短距离无线通信.该仪表功耗低、计量准确、抗电磁干扰能力强,通信可靠,具有较高实用价值.     

用于混合信号集成电路的低噪声电流型触发器

提出了一种以电流信号表示逻辑值的低噪声触发器设计方案，用于在混合集成电路的设计中取代传统的CMOS触发器, 以减少存贮单元开关噪声对模拟电路性能的影响. 所设计的结构包括主从型单边沿触发器、单闩锁单边沿触发器和单闩锁双边沿触发器. 单闩锁结构的触发器不仅可以简化电路结构，更为重要的是它大大降低了电流型触发器的直流功耗. 在保持相同数据吞吐量的条件下，应用单闩锁双边沿触发器可以使时钟信号的频率减半，从而进一步降低时钟网络的动态功耗. 采用0.25 μm CMOS工艺参数的HSPICE模拟结果表明, 所提出的电流型触发器工作时, 在电源端产生的电流波动远远小于传统的CMOS电路.     

采用二相功率时钟的能量恢复型CMOS触发器设计

基于绝热开关或能量恢复技术, 提出了应用于低功耗系统的主从型绝热D触发器、SR触发器和JK触发器设计. 所 提出的这些电路工作于二相正弦功率时钟，这有助于降低功率时钟电路的设计难度. 通过接入两个与功率时钟相连的弱 nMOS管解决了输出悬空态问题. 电路采用传输开关作为逻辑输入模块, 消除了接地端, 因而具有更低的能耗.应用绝热JK 触发器，并以十进制加法计数器为例演示了能量恢复型时序电路的设计.通过采用0.5 μm 互补金属氧化物半导体(CMOS) 工艺参数的集成电路模拟程序(SPICE)模拟，结果验证了该触发器较之以往的设计具有更低的功耗.     

一种应用于低压差线性稳压器的新型折返限流电路

针对大功率负载的电源管理芯片容易出现过载、短路问题,提出一种利用采样电流转化为采样电压的限流模式折返保护电路。该电路限流环路利用缓冲器双支路实现实时控制,其工作状态随输入电压有所转变,hspices仿真实验验证了该电路限流值稳定,基本不随着电源电压的变化而变化,而且芯片的短路功耗降低60%。采用联华电子公司0.5μm 5 V的CMOS工艺线在低压差线性稳压器(LDO)中进行了投片验证,实测芯片常值限流200 mA、折返限流80 mA,自身静态电流极低仅2μA左右。投片测试结果表明,该电路起到保护作用的同时,符合现代电源管理芯片对高效率低功耗的要求。     

一种全新的无源超高频标签芯片架构设计

为降低标签芯片功耗和提高无源超高频射频识别(UHF RFID)系统的识读距离,提出了一种全新的UHF RFID标签芯片架构．基于该架构设计的芯片能够根据读写器发送的命令,自动同步提取解码时钟用于命令解析,同时,能够根据启动盘点周期的query命令中的TRcal的长度以及DR值,生成满足反向散射频率要求的时钟．生成的反向散射时钟频率与制造工艺及芯片工作环境无关,工作中无需校准．相比传统的基于高频率采样时钟的结构,该设计架构不需要产生全局的用于采样数据的高频时钟,以及为自适应调整反向散射频率而在基带所作的复杂的分频,因此具有电路规模小、整体功耗低的优点．采用TSMC 0.18μm mixed signal工艺下的库文件进行仿真以及最终流片,仿真以及测试结果表明,基于该架构的芯片电路在完成相同功能的前提下,电路的整体规模是传统结构的90％,功耗是传统结构的70％．     

一种适用于小尺寸工艺的SRAM单元设计

最近研究表明,静态存储器(SRAM)功耗是整个芯片功耗的重要组成部分,功耗问题在SRAM单元设计中成为一个日益重要的问题。提出了一种新的纳米级的高稳定性和低功耗应用技术,采用该技术的SRAM单元采用分开的读写机制。65nm CMOS工艺的仿真结果表明,此新型的SRAM单元结构在保证正确的读写操作下,在写0操作时功耗比传统的SRAM单元降低22.45%。同时,此新型SRAM在空闲模式下利用漏电流和正反馈存值,极大地提高了SRAM单元的稳定性,改善了纳米尺度下SRAM单元的功耗问题。     

基于功耗约束的SOC测试调度研究

通过研究SOC测试中满足功耗约束条件的测试规划问题,比较并总结了当前普遍使用的几种功耗约束的SOC测试调度算法.经过对功耗约束条件下SOC测试的现状和存在的基本问题,以及SOC测试期间由于测试功耗剧增而导致的安全可靠性问题进行了分析,提出了一种基于量子算法满足功耗约束的SOC测试调度算法,与同类算法相比,该算法提高了SOC测试的可靠性与实用性,优化结果较好.     

IBM公司7nm半导体工艺节点取得跨越式突破

<正>美国IBM公司生产出了半导体工业领域首片7nm工艺节点测试芯片。该芯片内包含200亿个可以实际发挥作用的晶体管。为了将半导体技术发展到7nm工艺节点,使芯片性能更高、功耗更低,IBM公司采用了全新的锗硅沟道晶体管技术     

BP网络在雷达频率源故障诊断中的应用

针对传统的BITE故障诊断不能定位到具体故障芯片的问题,通过计算出每块芯片发生故障的概率,给出了基于BP神经网络的频率源故障诊断方法.然后结合某型雷达频率产生电路模块进行了仿真.仿真结果表明,该方法对定位故障芯片有效可行.     

低功耗低频快速起振电路的设计

为了解决传统皮尔斯结构互补氧化金属半导体(CMOS)晶振电路功耗过大的问题,设计了一种集成在专用无磁计量芯片内的低频起振电路,其振荡频率为32.768 kHz.在传统皮尔斯结构晶振电路的基础上,设计了改进型推拉式晶振电路,有效地降低了功耗,并能实现快速起振.采用Chartered的0.35μm工艺模型进行设计、仿真和流片.测试结果表明,电路工作正常,稳定后平均工作电流仅为0.39μA,起振时间小于200 ms,满足了系统对频率及功耗的要求.     

四值绝热动态D触发器开关级设计

研究绝热电路和多值触发器,提出一种四值绝热动态D触发器设计方案.该方案采用多阈值金属氧化物半导体MOS管控制技术和开关信号理论,推导四值绝热动态D触发器文字运算电路结构式,由文字运算电路控制四值绝热逻辑信号产生,实现动态D触发器的四值输出,并在此基础上设计具有记忆功能的触发型四值绝热正循环门.通过PSpice模拟软件验证该设计电路逻辑功能正确,在55.6 MHz工作频率下,与常规CMOS四值动态D触发器相比,节省功耗约90%.