基于动态覆盖率提高门槛值的种子计算方法

为了向可重复播种的LFSR结构提供种子,提出一种基于动态覆盖率提高门槛值(Dynamic Coverage Im-provement Threshold,DCIT)的种子计算方法.使用该方法计算得到的种子进行重复播种,能够截断对提高故障覆盖率效率低的测试码序列.每个种子可以得到长度固定的伪随机测试序列.以ISCAS85基准电路实验结果表明,该方案能够在不降低故障覆盖率的前提下,减少测试矢量长度、缩短测试时间和降低测试功耗.     

最小相关度的多捕获(Multi-capture)扫描测试结构

为了压缩测试向量并降低芯片测试成本,本文提出了一种新的基于最小相关度扫描链的多捕获(Multi-capture)测试结构.通过构建具有最小相关度扫描链,使得多捕获测试在保证高故障覆盖率的同时降低所需ATE的存储容量.本文还提出了一种面向最小相关度多捕获结构的测试向量生成算法.采用ISCAS'89基准电路的实验结果表明本文提出的结构和算法可以获得最高近90%的测试压缩比(大电路).     

基于低功耗的BIST测试生成结构优化设计

针对内建自测试(Built-In Self-Test,BIST)技术的伪随机测试生成具有测试时间过长,测试功耗过高的缺点,严重影响测试效率等问题,提出一种低功耗测试生成方案,该方案是基于线性反馈移位寄存器(LFSR)设计的一种低功耗测试序列生成结构--LP-TPG(Low Power Test Pattern Generator),由于CMOS电路的测试功耗主要由电路节点的翻转引起,所以对LFSR结构进行改进,在相邻向量间插入向量,这样在保证原序列随机特性的情况下,减少被测电路输入端的跳变,以ISCAS'8585基准电路作为验证对象,组合电路并发故障仿真工具fsim,可得到平均功耗和峰值功耗的降低,从而达到降低功耗的效果.验证结果表明,该设计在保证故障覆盖率的同时,有效地降低了测试功耗,缩短了测试序列的长度,具有一定的实用性.     

"龙腾"S2微处理器测试结构设计

介绍了"龙腾"52微处理器测试结构设计方法,详细讨论了采用全扫描测试、内建自测试(BIST)等可测性设计(DFT)技术.该处理器与PC104全兼容,设计中的所有寄存器采用全扫描结构,设计中的存储器采用内建自测试,整个设计使用JTAG作为测试接口.通过这些可测性设计,使芯片的故障覆盖率达到了100%,能够满足流片后测试需求.     

适用于嵌入式五口SRAM的多频率内建自测电路

提出了一种多频率带有扫描链的 BIST方案 ,用于五口的 32× 32嵌入式 SRAM的可测性设计。分析了多口 SRAM的结构并确定其故障模型 ,在此基础上提出了一种名为“对角线移动变反法”( OMOVI)的新算法及其电路实现。与传统的“移动变反法”( MOVI)相比 ,在保证故障覆盖率前提下 ,测试图形的测试步数由原来的12 N log2 N减小为 N/ 2 +2 N log2 N( N为 SRAM的容量 )。该方案集功能测试、动态参数提取和故障分析定位于一体 ,而且具有很强的灵活性和可扩展性     

低功耗单输入跳变测试理论的研究

介绍一种随机单输入跳变(RSIC)低功耗测试方案.基本原理是在原线性反馈移位寄存器(LFSR)的基础上加入代码转换电路,对LFSR输出的随机测试向量进行变换,从而得到随机单输入跳变测试序列,可以在不损失故障覆盖率的前提下,降低被测电路的开关翻转活动率,实现测试期间的低功耗.文中给出了RSIC测试序列的生成准则,以CC4028集成电路为被测电路作了研究,结果表明在进行低功耗测试时,单输入跳变测试序列比多输入跳变测试序列更加有效,在不影响故障覆盖率的情况下可以将开关翻转活动率降低到58%,证实了该方案的实用性.     

一个基于扫描方法的DFT设计与实现

DFT技术已经成为集成电路设计的一个重要组成部分.详细介绍了基于扫描测试的DFT原理和实现步骤,并对一个32位FIFO存储器电路实例进行扫描设计.根据扫描链的特点和电路多时钟域问题,采用了三种设计方案,整个流程包括了行为级Verilog代码的修改、扫描设计综合以及自动测试模板产生(ATPG).对不同的设计方案给出了相应的故障覆盖率,并对生成的模板进行压缩优化,减少了测试仿真时间.最后分析了导致故障覆盖率不同的一些因素和设计中的综合考虑.     

逻辑内建自测移相器的设计与优化

逻辑内建自测(Logic BIST)测试结构是今后系统芯片(SOC)设计中芯片测试的发展方向。由于LFSR(线性反馈移位寄存器)生成的伪随机序列的高相关性导致故障覆盖率达不到要求，采用移相器可以降低随机序列的空间相关性，提高Logic BIST的故障覆盖率。本文分析了移相器的数学理论并提出了移相器设计与优化算法。该算法可以得到最小时延与面积代价下的高效移相器。     

弹性分组环专用集成电路的可测性设计

根据弹性分组环专用集成电路的具体情况,提出了相应的可测性设计(Design for Test-ability,DFT)方案,综合运用了三种DFT技术:扫描链、边界扫描测试和存储器内建自测试。介绍了三种技术的选取理由和原理,对其具体实现过程和结果进行了详细分析。DFT电路的实现大大降低了专用集成电路的测试难度,提高了故障覆盖率。     

部分扫描可测性设计中扫描链的构造

提出了时序电路的部分扫描法可测性设计中扫描链的构造方法，包括扫描链的选取、扫描链的排序、多链扫描设计三部分内容。采用组合等效电路的方法求测试向量，并用实例进行了验证，模拟结果表明，选取２０％￣４０％的触发器至扫描链，用较少的测试向量，可达到很理想的故障覆盖率，测试时间依赖于触发器在扫描链中的顺序以及扫描链的个数。     

基于扫描链的FPGA可编程逻辑模块测试

随着FPGA规模的不断增大和结构的日益复杂,FPGA的测试也变得越来越困难.由此提出了一种可配置的FPGA芯核扫描链设计,并讨论了基于扫描链的可编程逻辑模块（Configuration Logic Blocks CLB）测试.提出的扫描设计可以通过配置调整扫描链的构成,从而能够处理多个寄存器故障,且在有寄存器故障发生时,重新配置后能继续用于芯片的测试.基于扫描链的CLB测试,以扫描链中的寄存器作为CLB测试的可控制点和可观测点,降低了对连线资源的需求,可以对所有的CLB并行测试,在故障测试的过程中实现故障CLB的定位,与其它方法相比,所需配置次数减少50%以上.     

Testing Methods for PUF-Based Secure Key Storage Circuits

Design for test is an integral part of any VLSI chip. However, for secure systems extra precautions have to be taken to prevent that the test circuitry could reveal secret information. This paper addresses secure test for Physical Unclonable Function based systems. It investigates two secure Built-In Self-Test (BIST) solutions for Fuzzy Extractor (FE) which is the main component of PUF-based systems. The schemes target high stuck-at-fault (SAF) coverage by performing scan-chain free functional testing, to prevent scan-chain abuse for attacks. The first scheme reuses existing FE blocks (for pattern generation and compression) to minimize the area overhead, while the second scheme tests all the FE blocks simultaneously to minimize the test time. The schemes are integrated in FE design and simulated; the results show that for the first test scheme, a SAF fault coverage of 95 % can be realized with no more than 47.1k clock cycles at the cost of a negligible area overhead of only 2.2 %; while for the second test scheme a SAF fault coverage of 95 % can be realized with 3.5k clock cycles at the cost of 18.6 % area overhead. Higher fault coverages are possible to realize at extra cost (i.e., either by extending the test time, or by adding extra hardware, or a combination of both).     

Design techniques and test methodology for low-power TCAMs

Ternary content addressable memories (TCAMs) are gaining importance in high-speed lookup-intensive applications. However, the high cost and power consumption are limiting their popularity and versatility. TCAM testing is also time consuming due to the complex integration of logic and memory. In this paper, we present a comprehensive review of the design techniques for low-power TCAMs. We also propose a novel test methodology for various TCAM components. The proposed test algorithms show significant improvement over the existing algorithms both in test complexity and fault coverage.     

基于路径遍历算法的SoC总线测试矢量集压缩

多跳变(MT)故障模型是目前提出的具有完整故障覆盖率的一种总线测试故障模型,但其测试矢量集存在严重的矢量冗余。提出了一个基于路径遍历算法的测试矢量压缩方法,以MT模型为基础,经压缩简化后得到更适用于SoC总线测试的BMTC故障模型。实验结果表明,使用提出的压缩方法,可以在保证MT模型故障覆盖率不变的情况下,将测试矢量数减少至原来的1/8,从而大大节省总线测试成本,提高测试效率。     

基于JTAG的矢量生成型边界扫描架构设计与实现

在结合IEEE1149.1标准的基础上,利用半跳变(Half Transition,HT)模型的基本思想,提出新的HTF模型新的矢量施加方式,在此基础上构建了实现基于JTAG的矢量生成型边界扫描架构.该架构的设计思路为:在兼容1149.1的基础上,通过自定义SI测试指令,实现JTAG对信号完整性测试的支持,拓展了边界扫描的应用范围.     

Chiba Scan Delay Fault Testing with Short Test Application Time

Delay fault testing using a scan design facilitating two-pattern testing, called Chiba scan testing, requires a long test application time (TAT) compared with well-known delay fault testing. This paper presents an improved Chiba scan testing with short TAT by providing a test compaction. In addition, it presents a test generation for the Chiba scan testing improved by the proposed compaction. Evaluation shows that, for robust path delay fault testing on ISCAS89/ ADDENDUM benchmark circuits, the TAT of Chiba scan testing with the proposed compaction is, on average, 47% and 21% shorter than that of Chiba scan testing without test compaction and that of enhanced scan testing with the conventional test compaction, respectively. In addition, in many cases, the fault coverage of the proposed testing is higher than that of launch-off-capture (LoC) and launch-off-shift (LoS) testing with the same TAT.     

Evaluation and improvement of fault coverage of conformance testingby UIO sequences

The fault coverage of testing protocols using unique input/output (UIO) sequences is analyzed. UIO sequences can be efficiently employed in checking the conformance specifications of protocols by using transition testing. The test sequence is found using the rural Chinese postman tour algorithm. A comprehensive fault model is developed, and analytical expressions are given for the fault coverage. The conditions for undetectability are analyzed, and a new algorithm is proposed. Simulation results and illustrative examples are presented. Overhead issues are discussed, and significant improvements are shown for achieving 100% fault coverage. The major advantage of the proposed approach is that it provides the theoretical basis for fault coverage evaluation of protocol testing using UIO sequences     

一种并行内建自诊断测试嵌入式SRAM方案

本文提出了具有自诊断功能的位定向MARCH-TB算法和字定向MARCH-TBW算法，并且在这两个算法的基础上提出并行测试结构来实现了嵌入式内存的测试和诊断。实验结果表明，此测试算法具有故障覆盖率高，诊断故障能力强，测试需要的时间少等优点。     

一种基于存储器故障原语的March测试算法研究

研究高效率的系统故障测试算法,建立有效的嵌入式存储器测试方法,对提高芯片良品率、降低芯片生产成本,具有十分重要的意义.从存储器基本故障原语测试出发,在研究MarchLR算法的基础上,提出March LSC新算法.该算法可测试现实的连接性故障,对目前存储器的单一单元故障及耦合故障覆盖率提升到100%.采用March LSC算法,实现了内建自测试电路(MBIST).仿真实验表明,March LSC算法能很好地测试出嵌入式存储器故障,满足技术要求.研究结果具有重要的应用参考价值.     

考虑测试覆盖率和故障排除效率的软件可靠性增长模型

软件测试覆盖率直观地描述了软件测试的程度,现有的基于测试覆盖率的软件可靠性增长模型绝大多数都没有考虑故障的排除效率.论文把软件测试覆盖率和故障排除效率引入到软件可靠性评估过程中,建立了一个既考虑测试覆盖率,又考虑故障排除效率的非齐次泊松过程类软件可靠性增长模型,在一组失效数据上的实验分析表明:对这组失效数据,论文提出的模型比其他一些非齐次泊松过程类模型的拟合效果更好.