基于量子点元胞自动机的低能耗、高速度和高效面积时序电路：T型锁存器和计数器研究（英文）

量子点元胞自动机（QCA）是一种用于实现纳米数字电路的新型纳米技术。这种纳米技术在速度、面积和功耗方面都优于互补金属氧化物半导体（CMOS）技术,并且可以显著改善各种逻辑电路设计。本文提出一种在QCA技术中实现T型锁存器的新方法,该方法利用了QCA在时序和时钟相位上的固有特征,因此,所提单元结构与现有方法相比占用面积更少,功耗更低。与之前的最佳设计相比,该T型锁存器的占用面积减少6.45%,功耗降低44.49%。此外,本文首次设计了基于复位的T型锁存器和具有置位和复位功能的T型锁存器。基于所提T型锁存器,开发了一种新型3位计数器,与之前的最佳设计相比减少2.14%的单元数。在3位计数器的基础上,设计了4位计数器,与之前的设计相比,减少0.51%的单元数和4.16%的截面积。此外还引入两个选择性计数器,分别从0到5和从2到5进行计数。在相干矢量引擎模式下,使用QCADesigner和QCAPro软件进行模拟,并将所提电路与相关设计在延迟、单元数、面积和漏电功率方面进行了比较。     

抗单粒子翻转的高可靠移位寄存器设计

为了提高传统移位寄存器的可靠性和耐辐射性,提出抗单粒子翻转(SEU)的高可靠移位寄存器.该设计基于TSMC 0.18μm 1.8V1P5M工艺,利用双边复位、位线分离和三模冗余技术,设计双边上电复位(POR)和SEU加固双互锁存储单元(DICE)结构.从原理图和版图两个层面,对传统移位寄存器结构进行全面SEU加固.为了模拟单粒子效应,在电路敏感节点注入不同线性能量传输(LET)的瞬态电流脉冲,利用Spectre仿真器及BSIM3v3物理模型,结合瞬态电路分析理论,对所设计的移位寄存器进行抗单粒子翻转性能仿真验证.仿真结果表明,提出的双边复位POR和SEU加固DICE电路在LET为100MeV·cm2/mg时不发生翻转.与传统的移位寄存器相比,设计的移位寄存器的抗单粒子翻转能力有显著的提高,具备高可靠性和辐射耐受性,可以用于航天领域的CMOS芯片设计.     

基于65 nm体硅CMOS技术的DICE-DFF和TMR-DFF SEU辐射硬化方法分析

基于65 nm体硅CMOS工艺,采用移位寄存器链方式对普通触发器(DFF)、2种双互锁触发器(DICE-DFF,FDICE-DFF)、普通触发器空间三模冗余(TMR-DFF)和2种普通触发器时间三模冗余(TTMR-DFF300,TTMR-DFF600)这6种结构进行单粒子翻转(SEU)性能试验评估。利用Ti、Cu、Br、I、Au和Bi这6种离子对被测电路进行轰击,试验结果表明,普通触发器单粒子翻转截面最大,约为3.5×10?8～1.7×10?7 cm2/bit;时钟间隔时间600 ps的时间三模冗余结构触发器单粒子翻转截面最小,约为5×10?11～7×10?10 cm2/bit,仅为普通触发器的0.1%左右。同时,针对6种触发器单元,从速度、面积、晶体管数量以及抗SEU性能多方面进行综合分析,为后续超大规模集成电路抗SEU设计提供了一定的指导意义。     

基于链路代价综合评估和转发限制的延迟容忍社会性网络路由

针对延迟容忍社会性网络存在多个社会子区域的情况,提出了一种基于链路代价综合评估和转发限制的路由算法SECMR。算法定义了节点社会性状态参数,使用IPMM与RWP相结合的移动模型来模拟延迟容忍社会性网络中节点的运动规律,并设置域内转发限制参数SOC_CST,避免大量域间数据在活跃节点处的拥塞。仿真结果表明,SECMR对延迟容忍社会性网络具有较强的适应性;与Prophet及MEED路由协议相比,在增加少量资源开销的前提下,数据分组投递率分别提升了15%与20%,平均传输时延分别降低了9%与12%。     

空间延迟容忍网络中多链路数据拥塞控制算法

当前延迟容忍网络(DTN)数据拥塞控制相关成果整体控制效果和数据发送成功率性能待优化,本文提出将蚁群算法引入至空间延迟容忍网络中多链路数据拥塞控制。基于数据缓存占用整体状态,将空间延迟容忍网络中节点划分成非饱和与饱和节点。如果节点剩余缓存不能容纳单个数据,那么该节点属于饱和节点;相反则为非饱和节点。利用判断结果得到通信范围的各个节点状态,实时感知给定区域范围内数据拥塞情况。基于网络状态感知,引入蚁群算法,利用转发与复制数据分配方式构成空间延迟容忍网络路由方案,当副本的数量大于1时使用复制方案,反之通过转发方案判断转发数据包与否,通过双重控制方案,提高数据拥塞控制性能。考虑到空间延迟容忍网络中存在频繁断裂与间歇性连接的情况,提出相应路由维护策略。实验结果显示,所提算法能够很好地控制DTN数据拥塞,数据传送成功率也较高,具有可靠性。     

低开销抗SEU星载MIMO检测算法

针对基于传统三模冗余设计思想的MIMO检测算法资源占用率较高的问题,提出了一种基于星载平台的低开销抗单粒子翻转LCTMR-MIMO检测算法。该算法通过动态定标和自适应有效位提取来减少部分乘法器的数据位位宽,并对三模比较器补偿和修正来降低误差。仿真与测试结果表明,LCTMR-MIMO与星载平台的TMR-MIMO检测算法相比,仅有较小的误比特性能损失,但其资源占用率显著降低,并且提升了抗SEU性能。     

运用HTC解决延迟容忍网络路由问题

针对传统最短路径算法不适用于延迟容忍网络(DTN)路由选择以及DTN路由选择的特性,提出了一种基于跳数、权值随时间变化(HTC)的最短路径算法. 该算法的设计不仅考虑到节点间空间因素,还考虑了无线链路的时间因素和该算法的复杂度与正确性. 仿真结果表明,与现有的最早接触(FC)路由算法以及最小预期时延（MED）路由算法相比,此算法可更有效地得到DTN中时延最短的路径.     

SRAM-FPGA抗单粒子翻转方法和预估

为解决卫星通信系统中赛灵思公司的静态随机存储器型现场可编程门阵列(Xilinx SRAMFPGA)单粒子翻转问题,提出了一种占用硬件资源少,可靠度高的抗单粒子方法．该方法使用爱特公司的现场可编程门阵列作为检测芯片,可编程只读存储器芯片存储屏蔽位文件,通过联合测试工作组模式回读Xilinx FPGA配置文件并进行校验,发现出错则重新加载配置文件,消除单粒子翻转影响．该方法已成功在轨应用于某卫星通信系统．为计算卫星通信系统的可靠度,提出使用品质因数方法预估静态随机存储器型现场可编程门阵列单粒子翻转率,并与在轨实测数据进行比较,证明使用该方法的正确性,同时计算出实际飞行轨道的单粒子翻转率系数,为其他静态随机存储器型现场可编程门阵列、存储器等芯片的单粒子翻转率预估提供数据支撑,为我国卫星通信系统可靠性研究与设计提供参考．     

无线传感器网络改进引力搜索算法的设计与实现

为了高效利用有限的无线传感器网络节点能量,延长网络的生命周期,提出了一种应用于无线传感器网络协议中的改进引力搜索算法(IMPGSA)来更新簇头节点的位置。该算法使用分数阶微积分对引力搜索算法(GSA)进行优化,使用多目标适应度函数对簇头节点更新后的位置进行评估,这些目标包括距离、延迟、链路生命周期和能量。仿真结果表明:本文提出的改进算法与人工蜂群算法(ABC)、引力搜索算法(GSA)和粒子群免疫协同算法(MPSICA)相比,网络生命周期分别提高了10.7%、22.4%和13.1%。可见,该算法通过在网络中不断进行迭代以更新簇头节点的位置,有效延长了网络节点的生命周期,进而有效延长了网络本身的生命周期。     

基于Sink轨迹固定的异构延迟容忍网络数据传输机制

提出了一种基于sink简单固定轨迹的动态数据传输算法,算法由数据传输策略和队列管理机制组成,适用于异构延迟容忍移动无线传感器网络. 在每一次运动开始,首先判断节点是否可以直接传输消息给汇聚点,然后根据节点能量消耗和传输延迟计算出不同时刻各节点的传输概率,节点根据传输概率进行消息传输或转发. 队列管理则根据不同类型消息的生存时间和传输次数来决定对消息的转发和丢弃（被动或主动）. 实验结果验证了算法的有效性.     

Low power and high write speed SEU tolerant SRAM data cell design

As feature size scales down, reliability issues like single event upset(SEU) have become serious for circuit and system designers, especially for those who work on memory and latch designs. In this paper, an improved SEU tolerant data cell design based on the Quatro-10 T cell is proposed. The introduced cell enhances the capability of SEU tolerance by weakening the key transistors in the feedback loop to block the effects of transient fault. Simulation results show that our proposed design achieves obvious higher resilience to SEU and better performance on speed and power dissipation at the expense of an increased area. The proposed cell is a fully SEU immune design with an amount of critical charge at least 7 times more than the Quatro-10 T cell and has the lowest Power Delay Product. It shows that our design is very suitable in high-performance circuit and system design.     

基于（16,8）准循环码的星载FPGA有限状态机容错设计

有限状态机作为星载数字系统实现控制逻辑的重要手段,其稳定性直接影响系统的正常运行. 空间辐射环境所造成的单粒子翻转效应会导致有限状态机不稳定. 目前常用的容错方法适于处理状态机的1位翻转错误,而具有高可靠性要求的系统还需要能处理2位翻转错误. 基于（16,8）准循环码的有限状态机容错设计方法,可实时纠正1位或2位翻转错误,检测到3位翻转错误,使有限状态机拥有更高的可靠性. 此方法同时具有硬件易实现,系统延时小等优点.     

Low complexity SEU mitigation technique for SRAM-based FPGAs

An internal single event upset (SEU) mitigation technique is proposed, which reads back the configuration frames from the static random access memory (SRAM)-based field programmable gate array (FPGA) through an internal port and compares them with those stored in the radiation-hardened memory to detect and correct SEUs. Triple modular redundancy (TMR), which triplicates the circuit of the technique and uses majority voters to isolate any single upset within it, is used to enhance the reliability. Performance analysis shows that the proposed technique can satisfy the requirement of ordinary aerospace missions with less power dissipation, size and weight. The fault injection experiment validates that the proposed technique is capable of correcting most errors to protect space-borne facilities from SEUs.     

Characterization of single-event multiple cell upsets in a custom SRAM in a 65 nm triple-well CMOS technology

In this paper, the characterization of single event multiple cell upsets(MCUs) in a custom SRAM is performed in a 65 nm triple-well CMOS technology, and O(linear energy transfer(LET) = 3.1 Me V cm2/mg), Ti(LET = 22.2 Me V cm2/mg) and Ge(LET = 37.4 Me V cm2/mg) particles are employed. The experimental results show that the percentage of MCU events in total upset events is 71.11%, 83.47% and 85.53% at O, Ti and Ge exposures. Moreover, due to the vertical well isolation layout, 100%(O), 100%(Ti) and 98.11%(Ge) MCU cluster just present at one or two adjacent columns, but there are still 4 cell upsets in one MCU cluster appearing on the same word wire. The characterization indicates that MCUs have become the main source of soft errors in SRAM, and even though combining the storage array interleaving distance(ID) scheme with the error detection and correction(EDAC) technique, the MCUs cannot be completely eliminated, new radiation hardened by design techniques still need to be further studied.     

基于COTS的空间信息处理平台抗辐射关键技术研究

针对空间辐射环境下的单粒子效应,研究了基于FPGA的抗SEU多级容错机制的关键技术,并设计芯片、板级两级监测的抗SEL保护电路;通过在嵌入式空间信息处理平台原型系统中的验证实验,结果表明:设计合理,且有效地提高了系统的抗辐射能力。     

探测小卫星的星载计算机多级保护系统设计

一般对星载计算机都要求生高,重量轻,体积小,功耗低。对小型探测卫星来说这种要求更强烈,希望硬件设计尽量少用或不用冗余系统来保证可靠性。本文研究尽量少采用硬件科而采用看门狗措施来保证星载系统可行一的方法。     

基于机器视觉的插销自动装配算法研究

针对工业传输链条在插销装配工艺中位置准度要求,提出了一种基于机器视觉的低成本、低算力、高精度的插销自动调整系统。在图像采集阶段,通过对背景差分算法加入帧数获取约束后有效快速去除干扰背景;在位置获取阶段,对霍夫变换引入粒子群算法加快插销边缘特征定位,并结合最小包围矩计算出插销的角度位置;与其他几种常见匹配算法进行比较,结果表明改进后的方法不仅提高了计算速度,并且能够获得更高的计算精度。     

硬件资源消耗少的IMDCT分解算法

提出一种新的改进离散余弦反变换(IMDCT)分解算法,把变换长度为N点的IMDCT分解为一对N/4点的Ⅳ-型离散余弦变换(DCT-IV/DCT-IV).该变换的实现可以共享部分资源,从而减少所需的硬件.与已有的一些IMDCT快速算法相比,新的分解算法计算效率提高了3倍;硬件实现减少了1个锁存器(20%),4个加法器(4...     

面向等价性验证的锁存器匹配算法

为了克服现有等价性验证技术中难以精确匹配锁存器的局限性,提出了一种结合多种方法的新型锁存器匹配算法.该算法结合任意模拟、局部二叉判决图、目标模拟3种方法来匹配锁存器,并使用了类似滤波器的思想,任意模拟对锁存器作初步快速匹配,提出的局部二叉判决图技术降低了发生内存爆炸的可能性,目标模拟则针对性地对锁存器作进一步的划分. ISCAS89电路实验结果表明,该算法与模拟和自动测试矢量生成等方法相比,在运行时间、占用内存和匹配精度等方面均体现出有效性,可用于处理较大规模的时序电路验证问题.     

一种无毛刺DLL型90°移相器设计

延时锁相环(delay look loop,DLL)型90°移相器广泛应用于双倍数据率同步动态存储器(double data rate synchronous dynamic random access memory,DDR SDRAM)中对时钟信号进行90°相移,实现数据双沿采样,以提高数据传输速率.数控延时线是DLL型90°移相器的重要组成部分.为解决传统数控延时线在延时调节过程中产生毛刺的问题,分析了传统数控延时线产生毛刺的原因,并提出一种结合锁存器和时钟门控单元的无毛刺数控延时线.引入锁存器和时钟门控使该无毛刺数控延时线的数字控制信号有序进行状态切换,达到抑制毛刺产生的目的.另外,将提出的无毛刺数控延时线应用于DLL型90°移相器中,成功消除了90°相移时钟的毛刺.设计采用SMIC 65 nm工艺来实现,供电电压为1.2 V,版图面积为0.018 mm~2,用HSPICE进行仿真,结果表明:该移相器的工作频率范围为217 MHz～1 GHz,工作在1 GHz时,功耗为2.8 mW;供电电压添加100 MHz 30 mV正弦波噪声时,90°相移时钟的抖动峰峰值和均方根值分别为17.77 ps和5.16 ps.而且,移相器在进行工艺、电压、温度(process-voltage-temperature,PVT)跟随调节过程中,输出的90°相移时钟可有效避免毛刺问题.