基于CORDIC的基4-IFFT／FFT算法的硬件实现

该文给出了一种基于CORDIC的基4-IFFT／FFT算法,只需加减法和移位即可实现乘法。在QuartusⅡ上建立了一个VHDL无乘法器递归结构的仿真模型进行验证,在CycloneⅡ系列的开发板上完成硬件实现。实验结果表明,对于1024点的FFT运算,该文给出的算法相比于级联结构可节省55％的硬件资源。对于20MHz下的64点FFT运算,时间约为13μs。整个算法成本低,速度较快又采用模块化思想设计,可移植性强,通用性好,在可见光OFDM调制解调系统中有很好的应用前景。     

CORDIC流水线结构在FFT设计中的改进

针对利用CORDIC流水线实现FFT蝶形运算耗费资源多的问题,依据CORDIC计算迭代系数的方法以及FFT算法中旋转因子W^p固定不任意的特点,改进了CORDIC流水线的结构形式,使其适应FFT算法．实验证明,这种改进结构既保证了蝶形运算的速度,又节约了芯片资源,适合在FFT芯片设计中使用．     

基于CORDIC算法的通用调制器的FPGA设计与实现

介绍了CORDIC算法的基本原理,利用计算正弦值的CORDIC算法设计了通用调制器。使用MATLAB/Simulink、DSPBuilder和Quartus II进行系统模型的搭建和波形仿真实现,结果表明CORDIC算法可以减少硬件复杂度和芯片面积,并验证了本文提出的通用调制器方案是可行的。     

改进型CORDIC算法及FPGA的实现

传统CORDIC算法需要通过乘法器和查找表才能实现多种超越函数的计算,这会导致硬件电路实现复杂、运算速度降低。针对传统CORDIC算法的缺陷,提出了一种改进型CORDIC算法,并给出了FPGA实现方案。它不需要模校正因子和查找表,只需通过简单的加减和移位运算就能实现多种超越函数的计算,从而能够减少硬件的开销,提高运算的性能.     

CORDIC算法在V-BLAST中的应用

传统CORDIC算法需要通过查找表和许多乘法器才能实现矩阵的QR分解,这会导致硬件电路实现复杂,运算速度降低,此外它能够计算的角度范围也有限。针对传统CORDIC算法的缺陷,在向量模式下提出一种改进型CORDIC算法,它不需要查找表和模校正因子,只需通过简单的移位和加减运算就能实现矩阵的QR分解,从而能够减少硬件的开销,提高运算的性能,并通过重复迭代和区域变换使得该算法能够适用于所有的旋转角度。最后将该算法应用于V-BLAST接收系统的QR算法中,实现了低复杂度译码的效果。     

低复杂度的改进型CORDIC算法研究

传统CORDIC算法需要通过乘法器和查找表才能实现多种超越函数的计算,这会导致硬件电路实现复杂、运算速度降低,此外它能够计算的角度范围也有限.针对传统CORDIC算法的缺陷,在旋转模式下提出一种改进型CORDIC算法,它不需要模校正因子和查找表,只需通过简单的移位和加减运算就能实现多种超越函数的计算,从而能够减少硬件的开销,提高运算的性能,并通过区域变换使得该算法能够适用于所有的旋转角度.误差分析表明该算法具有很小的误差.     

快速并行σi预测CORDIC算法

CORDIC作为一种计算三角/双曲函数和向量旋转的迭代算法,其硬件结构简单,易于并行化处理和VLSI实现,因而在实时信号处理方面有广泛的应用前景。在CORDIC算法中,旋转迭代方向σi的快速确定是提高算法运算速度的一个有效方法。文中从CORDIC算法的基本思想出发,提出了一种并行σi预测算法,直接由输入数据确定迭代方向,同时提高了算法的并行化程度,在保证精度的情况下能大大缩短CORDIC迭代算法的运算时间。     

基于DSP的电网谐波分析仪的设计

基于FFT谱分析的电网谐波分析仪设计原理,设计以DSP为核心的系统硬件、以FFT算法为主的系统软件.对DSP(TMS320LF2407)实现FFT算法中出现运算中的溢出、抗泄漏效应和抗混叠效应等现象进行分析,并提出解决方法.实验运行表明,系统对谐波电参数的测量与分析是可行的,可满足精度和实时性要求.     

一种IEEE802.11n流水线FFT/IFFT的实现

为了解决无线通信系统结构复杂、硬件占用大的问题,设计了一种优化的流水线型FFT/IFFT处理器。该FFT处理器专为IEEE802.11n协议中SISO-OFDM系统设计,根据SISO-OFDM需完成64点、128点快速傅里叶变换(FFT)的特点,FFT处理器选择基2、基4混合算法,单路延迟反馈结构。硬件实现中,采用优化的蝶形运算单元,精简了旋转因子的存储,并设计了动态存取的输出寄存器等,输入输出位宽为10 bit时,在UMC 0.11μm CMOS工艺下将硬件描述优化成逻辑门阵列,面积约为0.3 mm2。与传统的存储器结构FFT相比,大大减少了硬件开销和芯片面积及电路功耗。     

基于FPGA的CORDIC算法的实现

介绍了CORDIC算法的基本原理,分析了CORDIC算法的具体计算方法。以计算正弦、余弦为例,给出了CORDIC算法的迭代结构流程,并以Altera公司开发的EDA工具QuartusⅡ作为编译、仿真平台,给出用FPGA实现的硬件仿真结果,选用Cyclone系列中的EP1C6Q240C8器件,完成了CORDIC算法的FPGA实现。最后,将仿真结果与理论值进行比较,仿真结果与理论值一致。     

基于改进旋转因子的高性能FFT硬件设计

针对FFT硬件实现中旋转因子模块占用资源较多的问题,设计高性能单路延时反馈结构的基2²快速傅里叶变换. 采用CORDIC与MCM混合的方法设计旋转因子模块,实现了无需常规乘法器的FFT架构,不必占用DSP48E资源. 对于旋转角度数量较少的W₁₆旋转因子模块,采用基于三输入加法器的MCM方法设计,将加法器数量降到最低. 对于旋转角度数量较多的W₆₄、W₂₅₆和W_{1 024}模块,采用CORDIC方法设计. 依据旋转角度的数学规律,设计旋转角度实时生成模块,与传统的CORDIC方法相比,不需要占用ROM资源,避免了复杂的寻址逻辑和时序控制. 与其他构架相比,设计的16 bit 64点快速傅里叶变换在Xilinx Virtex-7上将单位slice吞吐率提高了35.20%,256点FFT在Virtex-5上提高了30.37%,1 024点FFT在Virtex-7上提高了25.38%.     

面向VLSI的快速最小二乘自适应算法

该文章是自适应算法在实际系统中应用的一个尝试,它对基于QR分解的快速最小二乘自适应算法进行改进,打破了运算步骤之间的数据相关性,使算法能够由多个运算单元并发执行;同时,对运算形式进行了变形,使其适于由坐标旋转计算宏单元来完成．最后提出了整个系统的设计方案,并对其中的重要部分进行了详细讨论．系统设计中采用了一维拓扑结构,使得系统的硬件开销与系统阶数成线性关系,该系统具有很高的并行流水性和数据采样速率．     

基于三步旋转坐标旋转数字计算机算法的直接数字频率综合器实现

提出基于三步旋转机制的高精度低时延坐标旋转数字计算机 (CORDIC)算法. 该算法通过对输入角度进行二极化重编码来免除剩余旋转角度的运算,利用三步旋转机制对迭代次数进行压缩,结合合并迭代技术进一步减少迭代次数,降低输出时延. 以16位输出位宽为例,对三步旋转CORDIC算法和流水线迭代式算法进行实现,仿真结果表明：三步旋转CORDIC算法与流水线迭代式算法相比,改善了输出精度,输入到输出的时延降低了75%,硬件开销下降了29.2%. 基于三步旋转CORDIC算法,实现了相位累加器位宽为24的直接数字频率综合器 (DDFS);使用加法树结构对多输入加法器进行优化,以提高电路工作频率. 仿真结果表明,该算法的最大幅度误差为8.24 × 10^?6,输出时延为38.5 ns.     

Design of area and power efficient Radix-4 DIT FFT butterfly unit using floating point fused arithmetic

In this work, power efficient butterfly unit based FFT architecture is presented. The butterfly unit is designed using floating-point fused arithmetic units. The fused arithmetic units include two-term dot product unit and add-subtract unit. In these arithmetic units, operations are performed over complex data values. A modified fused floating-point two-term dot product and an enhanced model for the Radix-4 FFT butterfly unit are proposed. The modified fused two-term dot product is designed using Radix-16 booth multiplier. Radix-16 booth multiplier will reduce the switching activities compared to Radix-8 booth multiplier in existing system and also will reduce the area required. The proposed architecture is implemented efficiently for Radix-4 decimation in time(DIT) FFT butterfly with the two floating-point fused arithmetic units. The proposed enhanced architecture is synthesized, implemented, placed and routed on a FPGA device using Xilinx ISE tool. It is observed that the Radix-4 DIT fused floating-point FFT butterfly requires 50.17% less space and 12.16% reduced power compared to the existing methods and the proposed enhanced model requires 49.82% less space on the FPGA device compared to the proposed design. Also, reduced power consumption is addressed by utilizing the reusability technique, which results in 11.42% of power reduction of the enhanced model compared to the proposed design.     

一种新的流水线CORDIC的结构

目的设计ＣＯＲＤＩＣ（坐标旋转数字计算机）算法专用芯片,满足雷达信号高速坐标变换的要求．方法提出一种新的流水线ＣＯＲＤＩＣ结构,简单的移位和加减法运算以及各个流水单元结构的相似性极适合于ＶＬＳＩ实现．结果与结论用ＦＰＧＡ实现硬件仿真,仿真结果表明该ＡＳＩＣ的性能达到预期要求．     

Ultra-low latency and omit-iteration CORDIC algorithm

The pipeline structure Coordinate Rotation Digital Computer (CORDIC) algorithm improves its precision by increasing the stages of iterations, which leads to a large delay, excessive consumption of hardware and limits its applications.The omit-iteration CORDIC algorithm is proposed to solve this problem by using the methods of binary to bipolar recoding, folding angle domain, merging iteration and optimizing the lookup table. Simulation results show that this method needs only two clock cycles to get the output and also makes improvement on the hardware consumption and its precision, especially having privilege to the application on high speed and real-time occasions compared with other realization of the CORDIC algorithm.