大点数FFT设计中提高资源利用率的方法

应用系统对于高速大点数快速傅里叶变换(FFT)处理器的需求越来越大,但大点数FFT意味着资源、面积和功耗的大幅提高,因此如何减少资源和芯片面积成为了在FFT设计中需要考虑的重要问题之一。介绍了适合于大点数FFT设计的基16蝶形算法,并基于此算法针对如何在设计中提高运算单元和存储单元利用率的问题进行了探讨,提出了相应的解决方法。在FFT电路设计中进行了功能验证和资源比较,证实了方法的可行性。     

少模光纤通信频域均衡中的大点数FFT设计

为了减小频域均衡系统电路实现的功耗和面积,满足长距离少模光纤通信对均衡器的要求,对关键环节快速傅里叶变换(FFT)电路的实现进行了研究,采用2维分解算法将大点数的FFT运算转换为小点数FFT处理器的设计,降低了硬件复杂度。设计了基于现场可编程门阵列的高速蝶形运算核,实现了16384点FFT的2维R22SDF结构,提高存储器的资源利用率,减少了复数乘法器的使用;进行了理论分析和实验验证,取得了不同时钟频率下的电路结构占用资源的数据。结果表明,FFT运算器的正确性得到验证,该FFT运算器能够适应少模光纤通信系统中优化频域均衡电路结构的要求,能够实现200MHz数据传输速度的频域均衡实时处理。     

单精度浮点数FFT的FPGA实现

文中首先讨论了多种FFT算法及其基本原理,实现了基2频率抽取算法,采用单蝶形顺序处理的结构实现单精度浮点数FFT处理器。根据自顶向下的设计思想,将整个设计划分为6个子模块,分别对子模块进行设计,最后组合成FFT处理器。然后,文中介绍了浮点数加法器和浮点数乘法器的硬件实现,在其中引入流水线,大大提高了数据吞吐量,提高处理速度。在中间结果缓存单元的设计中,调用Altera IP Core中的三口RAM,能够同时读写数据,大大节省了运算时间。最后对FFT处理器进行了功能仿真和时序仿真,做了详尽的分析测试。结果表明,单精度浮点数FFT处理器达到了较高的运算精度,可稳定运行在62.5MHz,完成一次256点浮点数复数FFT运算需要33.056μs。与DSP和单片机实现的FFT相比,在性能上具有一定优势。     

WFTA算法的FPGA设计与实现

Winograd傅里叶变换算法（WFTA）利用旋转因子W的特性对其进行分解,能够把FFT运算中乘法次数降到最低,是一种高效且资源占用相对较少的FFT实现方法。以256点分解为两维16×16点的小数组WFTA进行运算为例介绍了大数组WFTA算法的FPGA设计与实现方案。仿真测试表明,所设计的256点FFT处理器,乘法器资源消耗仅为基-2FFT的1/2、基-4FFT的2/3,且在100 MHz主时钟频率下完成运算仅需5.8μs,满足FFT处理器的高速实时性要求。     

基于CORDIC的FFT处理器设计

波束形成是阵列信号处理过程的一个重要步骤,它在雷达、地质勘探、医学成像领域起着关键的作用并得到了广泛的应用。在声呐系统中,FFT处理器是波束形成器的关键部件,论文中引用了CORDIC算法,并对比了基2、基4等时域FFT算法的区别,根据基本原理和流程最终选定了基4算法,将其有效地和CORDIC算法结合起来。设计了一款基于CORDIC算法的FFT处理器。采用流水线方式,形成了5级蝶形算法,满足了FFT运算要求。     

高吞吐率双模浮点可重构FFT处理器设计实现

高吞吐浮点可灵活重构的快速傅里叶变换(FFT)处理器可满足尖端雷达实时成像和高精度科学计算等多种应用需求。与定点FFT相比,浮点运算复杂度更高,使得浮点型FFT的运算吞吐率与其实现面积、功耗之间的矛盾问题尤为突出。鉴于此,为降低运算复杂度,首先将大点数FFT分解成若干个小点数基2k 级联子级实现,提出分别针对128/256/512/1024/2048点FFT的优化混合基算法。同时,结合所提出同时支持单通道单精度和双通道半精度两种浮点模式的新型融合加减与点乘运算单元,首次提出一款高吞吐率双模浮点可变点FFT处理器结构,并在28 nm标准CMOS工艺下进行设计并实现。实验结果表明,单通道单精度和双通道半精度浮点两种模式下的运算吞吐率和输出平均信号量化噪声比分别为3.478 GSample/s, 135 dB和6.957 GSample/s, 60 dB。归一化吞吐率面积比相比于现有其他浮点FFT实现可提高约12倍。     

基于FPGA的混合基FFT算法设计与实现

目前,研究资源节约型的低复杂度混合基快速傅里叶变换(FFT)设计技术具有重要的应用价值。本文基于现场可编程逻辑门阵列(FPGA)平台提出并实现了一种新型混合基FFT分解算法。该算法基于原位存储结构设计,采用素数因子分解与库利-图基分解相结合的混合分解模式,在省去了一步旋转因子乘法运算的同时也有效减小了存储空间和运算量,并采用通用蝶形单元模块设计使得算法能够同时适应基2、基3、基4的FFT运算。仿真结果表明,该算法可以极大提高FFT处理点数的灵活性,有效节省运算资源。     

基于FPGA的可扩展高速FFT处理器的设计与实现

本文提出了基于FPGA实现傅里叶变换点数可灵活扩展的流水线FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、级间混序读/写RAM地址规律、短点数FFT阵列处理结构以及补码实现CORDIC算法的流水线结构等。利用FPGA实现的各功能模块组装了64点FFT处理器。从其计算性能可知,在输入数据速率为20MHz时,利用此结构实现的FFT处理器计算1024点FFT的运算时间约为52μs。     

一种高性能FFT处理器的VLSI结构设计

针对高速数字信号处理的特点,研究了一种高性能FFT处理器的硬件结构。计算单元采用基4并行算法,使得基4碟形运算可以在一个时钟周期内完成,极大地提高了计算速度。根据该硬件结构,使用硬件描述语言和采用自顶向下的设计方法,完成了FFT处理器的电路设计。经硬件验证,达到设计要求。在系统时钟频率为100MHz时,1024点复数FFT的计算时间为12.8μs。     

高速64点FFT芯片设计技术

针对高速64点FFT(快速傅里叶变换)处理芯片的实现,分析了FFT运算原理,并根据FFT算法原理介绍了改进的FFT运算流图。介绍了FFT处理器系统的各模块的功能划分,并根据FFT处理器结构及其特殊寻址方式,采用Verilog HDL对处理器系统的控制器、双数据缓存、地址生成器、蝶形运算单元以及I/O控制等模块进行了RTL(寄存器传输级)设计,并在ModelSim中对各模块以及整个系统进行功能仿真和验证,给出了部分关键模块的仿真波形图。设计中,注重从硬件实现以及电路的可综合性等角度进行RTL电路设计,以确保得到与期望性能相符的硬件电路。     

DTMB接收机中3780点FFT处理器的设计

提出了一种适合于DTMB接收机使用的FFT处理器的设计方法.该处理器基于混合基算法,素因子分解法和WFTA算法,采用动态截位法来保证精度与减小功耗和面积.FPGA验证表明：在输入输出均为13位时,该处理器的信噪比达到了60.4dB,运行最高频率达到84.48MHz,满足了DTMB接收机对FFT处理器的精度要求和速度要求.     

基于FFT的多普勒频偏估计算法研究

首先介绍了一种基于FFT的多普勒频偏估计算法,该算法可以在低信噪比下检测出载波多普勒频偏的绝对值大小和正负方向,然后定量分析了时域信号经过FFT变换到频域后信噪比有大幅的提升,且FFT分析的点数和栅栏效应都会影响信噪比的增益和检测概率。理论分析和仿真结果表明,该算法可以有效地降低时域的信噪比阈值,当信噪比大于某一阈值时,其估计精度与输入信号信噪比无关。     

一种改进的滑动窗FFT递推算法

在信号谱线分析中,经常用到滑动窗的FFT计算,由于传统的FFT在N值较大和滑动步进较小时,计算量较大,在实时通信系统中难以实现,本文提出一种连续滑动窗的递推FFT算法,该算法充分利用了前窗的计算结果并将输入序列转换为一个输入端仅有少数非零点的特殊序列,不仅降低了计算量,而且提高了使用的灵活性和实时性。     

二维滑动矩形窗傅氏变换的快速递推算法

该文利用相邻滑动窗数据之间的关系以及傅氏变换的平移性质,提出一种二维滑动矩形窗傅氏变换的快速递推算法。文中分析了该快速递推算法的复杂度和传统直接计算法的复杂度,证明了新的快速递推法可以大大降低计算复杂性,尤其是在图像尺寸和窗口尺寸较大的场合中。该算法可以改善滑窗傅氏变换或Gabor变换的计算效率。     

OFDM调制中高速FFT处理器的设计与实现

通过对通用算法对比和分析，介绍了一种利用混合基、多块存储器的原位算法构成、能够实现持续处理的多模式FFT处理器的设计和实现。该FFT处理器采用类似块浮点的数据收缩方法，结构简单、速度高、性能好、功耗低，不仅满足高速计算的要求，而且减小了硬件实现的复杂度、易于FPGA实现，因此可以适用于多载波OFDM调制系统中。     

基于FFT的快速高精度载波参数联合估计算法

 针对数据辅助的突发信号载波同步,提出了一种基于FFT的载波参数联合估计新算法.其基本思想是在利用周期图峰值进行粗估的基础上,根据提出的新的插值公式,利用峰值左右两条谱线的幅度进行细估.仿真结果表明该算法的性能非常接近修正克拉美劳界（MCRB）,而且工作门限很低,用64个符号进行估计时能在-4dB信噪比条件下正确估计出载波参数.频偏估计范围达到50%符号速率.而且运算量分析表明该算法复杂度较低,适合硬件实现.能够满足极低信噪比条件下突发数据通信的要求.     

平面天线阵方向图计算中的仿射坐标FFT方法

介绍了仿射坐标系中傅立叶变换的基本原理。针对具有非正交的周期栅格排列的天线阵的方向图计算,描述了FFT在其中的应用以及计算步骤。以美国GBR-P雷达天线阵为例,用仿射坐标系的FFT计算其方向图。计算结果显示,该方法在保持计算精度的同时,大幅度地提高了计算效率。     

用于MB-OFDM UWB系统的FFT/IFFT处理器的设计与实现

设计了一种应用于超宽带(UWB)无线通信系统中的FFT/IFFT处理器。该处理器采用基24算法进行FFT运算,利用8路并入并出的流水线结构实现该算法,提高了处理器的数据吞吐率,降低了芯片功耗。提出了一种新颖的数据处理方式,在保证信噪比的情况下节约了逻辑资源。在乘法器的设计环节,针对UWB系统的具体特点,在结构上对乘法器进行了改进和优化,提高了乘法器的性能。最后,设计的FFT/IFFT处理器采用TSMC 0.18μm CMOS标准工艺库综合,芯片的内核面积为0.762mm2(不含测试电路)。在1.8V,25℃条件下,最大工作时钟317.199MHz,在UWB典型的工作频率下,内核功耗为33.5304mW。     

一种实序列FFT新算法与C语言实现

实际中需做快速傅里叶变换(FFT)的多为实序列数据,而其变换算法都是以复数序列作为输入。文中利用频域的性质,将实序列数据变换为复数序列,再进行FFT变换,以提高FFT对于实序列输入的变换效率,最后用C语言实现该算法并与传统算法进行实验对比,从结果可看到优化后效率提高很多。     

An Area Efficient FFT/IFFT Processor for MIMO-OFDM WLAN 802.11n

A pipelined Fast Fourier Transform and its inverse (FFT/IFFT) processor, which utilizes hardware resources efficiently, is proposed for MIMO-OFDM WLAN 802.11n. Compared with a conventional MIMO-OFDM implementation, (in which as many FFT/IFFT processors as the number of transmit/receive antennas is used), the proposed architecture (using hardware sharing among multiple data sequences) reduces hardware complexity without sacrificing system throughput. Further, the proposed architecture can support 1–4 input data sequences with sequence lengths of 64 or 128, as needed. The FFT/IFFT processor is synthesized using TSMC 0.18 um CMOS technology and saves 25% area compared to a conventional implementation approach using radix-2³ algorithm. The proposed FFT/IFFT processor can be configured to improve power efficiency according to the number of input data sequences and the sequence length. The processor consumes 38 mW at 75 MHz for one input sequence with 64-point length; it consumes 87 mW at 75 MHz for four input sequences with length 128-point and can be efficiently used for IEEE 802.11n WLAN standard.