一种C波段低相噪锁相频率源的研制

提出了一种采用同轴介质谐振压控振荡器(CDRVCO)模式的锁相频率源设计方案,利用其低相噪、高Q值和高频率稳定度的优点,通过对锁相源合理的电路设计、仿真与实验,研制了一款C波段低相噪、单点频率为7 850 MHz的频率源。对样品的测试表明该频率源达到了预期的技术指标,测试结果为:工作频率为7 850 MHz时,相位噪声为-96dBc/Hz/1kHz、-98dBc/Hz/10kHz、-120dBc/Hz/100kHz、-143dBc/Hz/1MHz,近端参考杂散抑制>-95dBc。     

低相噪恒温晶体振荡器的研制

介绍了频率为50MHz的低相噪恒温晶振的设计方法,分析了影响晶体振荡器相位噪声的主要因素,同时给出了研制产品的测试结果。     

一种低相噪频率综合器设计

针对军事、工业、通信等许多领域对高精度、高分辨率、低相噪频率综合器的需求,分析了影响频率综合器相噪特性的主要因素,设计了一种窄带锁相环滤波器,用于两级小数分频锁相环级联组成的频率综合器之间进行降噪,使前级锁相环相噪特性对后级锁相环恶化相噪特性的影响得到很好的抑制,该窄带锁相环滤波器采用4个不同频率低相噪VCXO切换作为后级锁相环的鉴相频率,使频率综合器输出信号频率与整数边界的距离大于后级锁相环环路带宽且尽可能的远,有效抑制了频率综合器输出信号中整数边界杂散(IBS)功率,改善了频率综合器的相噪性能,对频率综合器输出622.08MHz(用于雷达)、1561.098MHz(用于北斗)信号的相位噪声分别为:-96dBc/Hz@100Hz,-105dBc/Hz@10kHz和-91dBc/Hz@100Hz,-100dBc/Hz@10kHz。     

一种新型低杂散低相噪直接合成频率源

本文介绍了一种新型的X波段雷达接收机频率源设计方法。采用频率倒树状结构设计思想,并利用ADI公司生产的AD9510/AD9516芯片的低抖动时钟分配器多通道可编程特点,设计实现了雷达接收机频率源一本振的宽带多点跳频（频率从8060~8160MHz,步进10MHz,共11个点）及二本振、系统时钟、采样时钟等频率的直接合成,并给出了测试结果。实测结果显示：一本振频率8.13GHz相位噪声为－119.21dBc/Hz@1kHz ,杂散抑制为－71.99dBc,且多点跳频正常。从测试结果来看,本文介绍的直接合成频率源具有良好的低杂散、低相噪性能。     

超宽带低相噪频率合成器的实现

介绍了1种频率范围4~16GHz,步进1MHz的超宽带、小步进、低相噪频率合成器的实现方法。通过混频式锁相环方案,大大降低了环内分频比,选用低相噪器件,以及采用了梳状谱发生器代替传统的大步进环等措施,使输出实现了低相噪指标。在16GHz输出时,相位噪声指标小于-90dBc/Hz(@10kHz)。并通过对合成器指标的分析,阐述了在混频环设计过程中需要注意的一些问题。     

Ku波段小型低相噪频率综合器

设计了一种用于某机载电子设备上的小型低相噪Ku波段频率综合器,并对其关键技术进行了介绍,分析了主要技术指标。整个频综器在204.8 mm×134.8 mm×78.8 mm内实现,测试结果为输出频率Ku波段,带宽480 MHz,跳频点数49点,相噪优于-96 dBc/Hz/1 kHz,杂波抑制优于-70 dBc,捷变频时间小于50μs。     

基于晶振倍频鉴相的C波段低相噪频率源设计

针对数字锁相技术相位噪声的构成和特性进行了探讨与研究,并在对比传统单环锁相方案的基础上,介绍了一种基于晶振倍频信号作为参考进行鉴相的低相噪频率合成器。经测试,传统锁相方案在输出6 480 MHz时,相位噪声为?109.1d B/Hz@10 k Hz。而本文设计的低相噪频率源在使用同样的参考晶振、锁相环芯片以及压控振荡器的情况下,输出相同频率时,相位噪声相比传统方案改善了约8 d B。     

某机载抗振捷变频频综器设计

设计了1种用于某机载电子设备上的捷变频频率综合器。该合成器采用快捕、隔振技术以及数字锁相和谐波混频技术,在很小的体积内实现了合成器的低相噪、捷变频和抗振等性能指标。测试结果为:输出频率Ku波段,带宽480 MHz,跳频点数49点,相噪优于-96dBc/Hz/1kHz,杂波抑制优于-70 dBc,捷变频时间小于50μs。     

一种小型超低相噪恒温晶振的设计

该文分析了晶振超低相噪设计方法及影响因素,重点阐述了有载品质因数(Q)值、电路结构等对相噪的影响,并基于改进型的巴特勒振荡电路在小体积下进行了超低相噪恒温晶振的设计,对其主振电路、放大电路、稳压电路等进行了概要的分析。该文研制的100 MHz小型超低相噪恒温晶振体积达到20mm×20mm×10mm,相噪指标最优达到-168dBc/Hz@1kHz,达到了预期的研制目标。     

X波段低相噪合成频率源设计

利用阶跃恢复二极管的强非线性特征和50MHz参考源,设计出一种高效率微波梳状发生器基准信号源,并通过此信号源采用谐波双混频合成法研制出低相噪、高杂散抑制的X波段跳频频率源。主要性能参数实测结果为:输出频率7.6～8.5GHz,频率跳频间隔50MHz,相位相噪≤-105dBc/Hz/1kHz、杂散抑制≤-60dBc。     

一种超低相噪参考源的设计与实现

本文设计并实现了超低相位噪声参考源.分析了锁相频率合成相位噪声的影响因素,提出了一种采用梳谱发生器合成宽带、大步进、超低噪声参考源的频率合成方案.实验测试结果:频率覆盖范围3~6GHz,频率步进75MHz,3.1125GHz时,10kHz频偏处的相位噪声约为-130dBc/Hz,具有较高的工程实用价值.     

C波段宽带低噪声频率源的研制

介绍了利用锁相环和混频技术,实现C波段低相噪跳频源的方案,该方案通过两个环路同时实现跳频及混频,步进36MHz,输出频率4428~5220MHz,具有低相位噪声,低杂散等特点。和以往锁相频率合成的不同之处在于:以往混频时采用主环信号4428~5220MHz作为混频器的RF端,而本方案为可以充分抑制辅环杂散,通过放大器将主环信号放大作为混频器的本振LO端。测试结果表明达到系统对项目的指标要求,该频率合成方案是可行的。     

基于DDS 与PLL 的C 波段宽带线性扫频源

利用直接数字频率合成(DDS)和锁相环(PLL)技术相结合的混合频率合成方案,研制了一种C波段宽带、高频率分辨率、快速线性扫频的频率源。为了给PLL 提供低相位噪声的宽带扫频参考信号,选用ADI 的DDS芯片AD9914,并利用阶跃恢复二极管(SRD)高次倍频电路结合二倍频器产生高达3400 MHz 的时钟信号。通过上位机配置AD9914 内部频率调谐字和数字斜坡发生器,产生512.5-987.5MHz 的扫频参考信号,其频率分辨率可精细到赫兹量级。选用低附加噪声的鉴相器和宽带VCO 芯片设计C 波段锁相源,在宽带工作频率范围内对DDS 扫频信号进行快速跟踪,并有效抑制杂散信号。实测结果表明,该扫频源工作频率为4. 1- 7. 9 GHz,在频率分辨率配置为0. 38 MHz 时,单向扫频周期为1 ms,扫频线性度为1. 58×10-6 。单频点输出时相位噪声优于-114 dBc/ Hz@ 10 kHz和-119 dBc/ Hz@ 100 kHz,杂散抑制优于69 dBc。     

基于HMC830的低相噪低杂散频率源的设计

针对频率源的相噪会恶化采样数据的信噪比,杂散会降低接收机灵敏度,提出了一种低相噪低杂散的设计方法。该方法利用Hittite公司的新推出的集成VCO的锁相环芯片HMC830进行设计．供电部分采用多个低噪声稳压芯片,参考频率源为Pascall公司的OCXO晶振,环路滤波器为无源四阶,使用Hittite PLL Design...     

低相位噪声微波频率源的研究

通过对微波频率源相位噪声的分析,针对一个C波段微波频率源低相位噪声的要求,对比分析了直接倍频、数字锁相以及高频鉴相之后再倍频三种方案之间的相位噪声差别。最终得出采用直接在超高频(UHF)波段对输入信号进行模拟鉴相并锁定之后再倍频才能达到所要求的相位噪声指标。对制成的样品进行了测试,取得了预期的相位噪声指标。该C波段微波频率源的相位噪声可以达到:≤-120 dBc/Hz@1 kHz,≤-125 dBc/Hz@10 kHz,≤-130dBc/Hz@100kHz,≤-140 dBc/Hz@1 MHz。直接在UHF波段进行高频鉴相的技术,通过提高鉴相频率大幅降低了微波锁相频率源的相位噪声。     

一种应用于阵列TDC的低抖动锁相环设计

传统的PLL（Phase Locked Loop）电路受限于环路参数的选定,其相位噪声与抖动特性已经难以满足大阵列、高精度TDC（Time-to-Digital Converter）的应用需求.本文致力于PLL环路带宽的优化选取,采取TSMC 0.35μm CMOS工艺实现了一款应用于TDC的具有低抖动、低噪声特性的锁相环（Phase Locked Loop,PLL）电路,芯片面积约为0.745mm×0.368mm.实际测试结果表明,在外部信号源输入15.625MHz时钟信号的条件下,PLL输出频率可锁定在250.0007MHz,频率偏差为0.7kHz,输出时钟占空比为51.59%,相位噪声为114.66dBc/Hz@1MHz,均方根抖动为4.3ps,峰峰值抖动为32.2ps.锁相环的相位噪声显著降低,输出时钟的抖动特性明显优化,可满足高精度阵列TDC的应用需要.     

基于电感电容振荡器的电荷泵锁相环的设计

设计并实现了一种采用电感电容振荡器的电荷泵锁相环,分析了锁相环中鉴频/鉴相器(PFD)、电荷泵(CP)、环路滤波器(LP)、电感电容压控振荡器(VCO)的电路结构和设计考虑。锁相环芯片采用0.13μm MS&RF CMOS工艺制造。测试结果表明,锁相环锁定的频率为5.6～6.9 GHz。在6.25 GHz时,参考杂散为-51.57 dBc;1 MHz频偏处相位噪声为-98.35 dBc/Hz;10 MHz频偏处相位噪声为-120.3 dBc/Hz;在1.2 V/3.3 V电源电压下,锁相环的功耗为51.6 mW。芯片总面积为1.334 mm2。     

一种应用于低噪声PLL的RF-VCO设计

在PLL电路设计中,压控振荡器设计是电路的关键模块,按类型又主要分为LC震荡器和环形振荡器两种,其性能直接决定了相位噪声、频率稳定度及覆盖范围。文章介绍了一款1.8 GHz的基于交叉耦合对LC结构的低噪声CMOS压控振荡器的设计,并对调谐范围、相位噪声以及电路起振条件等做了分析讨论。该设计采用0.18μm 6层金属CMOS工艺制造,模块面积为0.3 mm2,电路经过Cadence SpectreRF仿真,VCO的输出范围为1 594~2 023 MHz,中心频率1.8 GHz输出时相位噪声为-118 dBc/Hz@600 kHz,1.9 GHz输出时相位噪声为-121 dBc/Hz@600 kHz。结果表明该VCO设计达到了较宽的频率覆盖范围和较低的相位噪声,可以满足低噪声PLL的设计要求。     

一种7GHz～20GHz宽带频率综合器的设计

文章介绍了一种PLL频率合成技术获得的7GHz～20GHz的宽频带、小步进、小体积、低杂散、低相噪的频率综合器的实现方法.该方法采用Hititte公司生产的宽带VCO HMC587LC4B和鉴相器HMC702LP6C,运用锁相倍频模式,在55mm×70mm×16mm的体积内实现了7GHz～20GHz的频率输出,并且达到...