二进制加法器的高速进位电路

本文描述了二进制并行加法器的高速进位电路。电路由串联连接的射极跟随器组成,形成加法器各位进位信号的传输通路。 利用通用电路分析程序,对8级单块集成进位电路进行计算机模拟,预计每级进位延迟0.25毫微秒。 具有射极跟随器进位电路的8级加法器实验装置产生的每级进位延迟小于0.6毫微秒。用计算机模拟实验进位电路得到的结果与实际测量极其一致。实验电路性能和模拟单块电路性能之间的差别,是由于寄生负载不同。 对于采用单块进位电路的两个24位数和24个TTL全加器级,整个加法时间是22毫微秒,其中17毫微秒为传送通过第一级加法器需要的时间。     

基于PLC的SD加法器在DSP领域中的应用

本文提出了一种以SD（Singed-Digit)数表示的求和计算方法，克服了传统的二进制数表示求和过程中产生的进位对运算速度的限制，并在此基础上应用硬件描述语言（VHDL）设计实现了基于可编程逻辑器件（PLD）的SD加法器，简化了求和运算过程。实验证明，通过这种算法可得到运算速度高，电路结构简单的高速加法器，以满足数字信号处理（DSP）系统的高性能要求。     

独立进位的数字加法器

决定数字計算机运算器速度的主要因素之一,是进位时間,即在进行代数求和时向和数的高位传送由低位产生的进位1的过程中,以及在采用反碼时出現循环进位1所消耗的时间。这个时間与机器所操作的字长成正比地增长。虽然应用穿行和成組进位电路可使求和的循环时間縮短,     

高速浮点乘法部件的CMOS电路设计

本文提出了一种有效的高速乘法器结构,该结构具有连线简单、速度快的优点,阐述了用传输管实现的串行进位加法器、存储进位加法器(CSA)和子倍数选择电路的设计思想。     

二进制运算器中高速进位传送的跳越进位

Ⅰ.引言提高二进制运算器速度的关键问题在于尽可能地缩短加法器网络中进位信号传送的时间。到目前为止,已经先后提出了数种有效的方案来达到这个目的,其中包括进位结束检测线路,同时进位线路,采用开-断型元件的“毕”线路,堆阵线路,条件和加法器,跳越进位线路,等等。本文     

数字信号处理器中高性能可重构加法器设计

设计一款适用于高性能数字信号处理器的16位加法器。该加法器结合条件进位选择和条件“和”选择加法器的特点,支持可重构,可以进行2个16位数据或者4个8位数据的加法运算,同时对其进位链进行优化。相对于传统的条件进位选择加法器,在典型工作条件下,采用0.18μm工艺库标准单元,其延时降低46%,功耗降低5%。     

原理图输入方法设计32位超前进位加法器

本文介绍了用原理图输入方法设计一款图象处理ASIC芯片中乘加单元的核心运算部件——32位超前进位加法器，出于速度(时延)和面积折衷优化考虑，它以四位超前进位加法器和四位超前进位产生器为基本设计单元级联而成，因此该电路具有速度和面积的折衷优势。选择原理图输入方法，是考虑到本电路复杂度不高，而原理图输入可控性好，效率高，可靠性强且直观，可以熟悉较底层的结构。文章先给出电路的设计实现，并且是先设计四位超前进位加法器，再提出32位超前进位加法器的设计思想和设计原理，然后再通过测试文件的逻辑验证正确。本设计的所有内容，都将在SUN工作站上Cadence工具Schematic Composer中完成。     

5加数并行加法器及其进位接口

传统加法器在处理多操作数累加时,必须进行多次循环相加操作。针对该问题设计5操作数并行加法器及其高速进位接口。电路采用多操作数并行本位相加和底层进位级联传递的方式,在一定程度上实现多操作数间的并行操作,减少相加次数。模拟结果验证了该加法器的设计合理性,证明其能缩短累加时间、提高运算效率。     

一种Ling选择进位加法器

设计一种Ling选择进位加法器,组间采用Ling进位代替传统的进位,利用内部连线与节点扇出平衡的并行前缀逻辑产生进位机制,并对通常的进位选择模块进行调整,以使其适合Ling进位。该加法器兼具了Ling加法器的快速性,又避免了逻辑产生的复杂性。实验结果表明,与超前进位加法器相比,该加法器的速度提高12％左右。     

一种基2冗余符号数加法的改进算法

冗余符号数加法器满足了对加法器高速度和高精度的要求。该文针对二进制符号数加法传统算法的不足，提出了一种改进算法，设计了相应的加法电路。它采用3级结构实现加法器，结构简单而规则，中间进位与中间和都仅需要1bit编码。与传统结构相比，该算法实现的电路速度更快、面积更小、动态功耗更少。     

“条件和”加法逻辑

“条件和”加法逻辑是一种用来进行高速、并行、数字加法操作的新结构。它的设计基于计算从各个组列中所有可能分布的进位而产生的“条件和”及“条件进位”。“条件和”加法逻辑的优点是:快速顺序式的加法速度不因被加数的长度变化而变化;这种加法器可以采用“积木元件”(integrated devices)或(modules)。“条件和”加法逻辑能适用于所有正基数及多于两个数求和的加法操作。与本文有关的另一篇文章中,比较几种加法器的结果表明,在一定的条件下“条件和”加法器在包括运算速度在内的若干方面是一种较优越的加法器。     

一个高速加法线路

这里介绍一个能同时完成加法和进位传送的高速加法器线路。一般的加法技术中,通常都是把进位与加法操作分开来处理。甚至在所谓“同时进位”的线路中,进位传送时间也达到了两倍到十倍的正常加法时间。此处介绍的新方法是把加法过程分为“加进位”或“加无进位”的操作。加法指令脉冲可在这两条线中的一条上传送,但不能同时都有。当加法过程结束了,进位传送也就结束。在连续的加法操作之间不要求有     

采用晶体管和隧道二极管的高速加法器和比较器

本文对采用晶体管和隧道二极管相组合的基本组件作了描述。对用这种组件构成的比较器和半加器进行了定性讨论。介绍了全加器电路的详细设计和容差分析,并推导出满足容差要求的最佳设计公式。对全加器电路的进位部分进行了开关分析。结果表明,在一般接线情况下杂散元件(而不是真实的器件)的性能是造成进位延迟的主要因素。文章介绍了一个八位加法器的试验结果。加法器每一级的平均进位延迟时间为3/4毫微秒。     

预处理进位选择加法器

本文所介绍的加法器,吸取了先行进位加法器与条件和加法器的特点,在逻辑构思上和设计方法上有别于传统的加法器,速度达到和超过目前最快的先行进位加法器,其中检测信号的形成更快。文中讨论了加法器的原理、特点以及检测方法,对加法器的和与进位公式以及检测公式作了系统的推导。最后用本文提出的设计思想,用109D系列集成电路为某机设计了一个24位长的加法器,实际运行证明,原理正确,速度满足设计要求。     

子字并行加法器的研究与实现

子字并行加法器能够有效提高多媒体应用程序的处理性能。基于门延迟模型对加法器原理及性能进行了分析,设计了进位截断和进位消除两种子字并行控制机制。在这两种机制的指导下,实现了多种子字并行加法器,并对它们的性能进行了比较和分析。结果表明进位消除机制相对于进位截断机制需要较短的延时,较少的逻辑门数以及较低的功耗。在各种子字并行加法器中,Kogge-Stone加法器具有最少的延迟时间,RCA加法器具有最少的逻辑门数和最低的功耗。研究结果可以用于指导子字并行加法器的设计与选择。     

日本研制新的高速计算机逻辑线路

新型加法器的速度与位数无关移位器的速度与移位位数无关日本电气通讯研究所最近研制成一种新的加法器及移位器。除了在移位器中需要用到特殊设计的多次级脈冲变压器之外,其它都只采用普通的晶体管及二极管。加法器中进位脈冲传送的总延迟时间少到200毫微秒,它几乎与加法器的位数无关。移位器的每次移位时间只需80毫微秒,它只决定于线路中元件的响应时间,与被移位数字的位数及移动的位数无关。     

一种专用进位链优化设计

提出了一种适合FPGA高效运算的专用进位链结构.基于应用范围方面的考虑.我们先对典型的行波进位做了一定的改进.目的是增强逻辑模块的功能实现能力和提高运算速度.提出进位链设计的策略.设计一种基于高效加法器像选择进位、超前进位的进位新结构.结果表明这种优化设计提高了芯片的运算速度,同时比现有的结构要快2倍左右.     

高速加法綫路

本文将电子计算机中加法功能的进位部份特别抽出用逻辑代数加以描述,文中叙述了用晶体管、二极管、脈冲变压器构成这种功能的进位电路于一拍时鐘脈冲的间隔内完成,并采用元件数量比较少的并行加法器,使加法速度飞跃地上升。其次,还谈到用于二进位的情况,也叙述了用到十进位的效果。考虑到科学计算上所需耍的位数制成了一个40位的进位电路,所得的工作特性很好。     

ALU的功能测试

本文给出了ＡＬＵ 的几种结构框图和ＡＬＵ 的进位链图模型以及基于该模型的功能测试方法，该方法对ＡＬＵ 加法器的测试可达到较高的测试有效性     

隧道二极管高速运算线路

本文介绍一种在并行加法器中用来顺次传送(或寄存)进位和借位的隧道二极管线路。每级的平均延遲为0.3毫微秒;最坏情况下每级延遲0.4毫微秒。用一般的晶体管逻辑线路来作为隧道二极管线路的电源。用晶体管放大器来提高隧道二极管线路的讯号电平,以适应其他晶体管逻辑线路的需要。从实验结果推出,字长为50位的两个参加运算的数输入以后,产生进位或借位的“等待”时间是30毫微秒。