低压工作的高速10bit Pipelined ADC

本文提出了一种低压工作的高速1Obit Pipelined ADC。采用自举时钟采样和Cascode频率补偿等方法,该ADC可以在低电压下工作,并达到较高的带宽。该ADC在HJTC 0.18-μm CMOS数模混合工艺下进行了设计仿真和流片测试,结果表明：当供电电压为1．8V,采样频率为62．5MSample／s时,所设计的ADC对于1MHz的输入信号转换有效位数可以达到52．2dB SFDR、44．8dB SNR和44．3dB SNDR。     

MCML结构高速数模转换器的设计

本文基于MCML结构,采用TSMC 0．18μm 1P6M CMOS标准工艺设计方法,通过模拟仿真试验,设计出了一个8位分段式全温度计编码的高速数模转换器,该电路在采样频率为1 GHZ,输入正弦波频率为122 MHz时,SFDR达到了58．35 dB,在采样频率为2 GHZ,输入正弦波频率为244 MHz时,SFDR达到了50．21 dB。     

8 bit 400 MS/s CMOS折叠插值结构ADC的设计

折叠插值结构是高速ADC设计中的常用结构。提出了一种新的在折叠插值结构ADC中只对THA进行时间交织的技术,可以在基本不增加芯片功耗和面积的情况下,使ADC的系统速度提高近1倍。位同步技术可以保证粗分和细分通路之间的同步,在位同步的基础上设计了新的编码方式。基于上述技术设计了8 bit 400 MS/s CMOS折叠插值结构ADC,核心电路电流为110mA,面积仅1mm×0.8mm,Nyquist采样频率下SNDR为47.2dB,SFDR为57.1dB。     

0.13 μm CMOS 60 dB SFDR的8 bit 250 MS/s模数转换器

论述了一种高速度低功耗的8位250 MHz采样速度的流水线型模数转换器(ADC).在高速度采样下为了实现大的有效输入带宽,该模数转换器的前端采用了一个采样保持放大器(THA).为了实现低功耗,每一级的运放功耗在设计过程中具体优化,并在流水线上逐级递减.在250 MHz采样速度下,测试结果表明,在1.2 V供电电压下,所有模块总功耗为60 mw.在19 MHz的输入频率下,SFDR达到60.1 dB,SNDR为46.6 dB,有效比特数7.45.有效输入带宽大于70 MHz.该ADC采用TSMC 0.13μm CMOS 1P6M工艺实现,芯片面积为800 μm×700μm.     

一种12位50MS/s CMOS流水线A/D转换器

采用TSMC 0.18μm 1P6M工艺设计了一个12位50 MS/s流水线A/D转换器（ADC）。为了减小失真和降低功耗,该ADC利用余量增益放大电路（MDAC）内建的采样保持功能,去掉了传统的前端采样保持电路;采用时间常数匹配技术,保证输入高频信号时,ADC依然能有较好的线性度;利用数字校正电路降低了ADC对比较器失调的敏感性。使用Cadence Spectre对电路进行仿真。结果表明,输入耐奎斯特频率的信号时,电路SNDR达到72.19 dB,SFDR达到88.23 dB。当输入频率为50 MHz的信号时,SFDR依然有80.51 dB。使用1.8 V电源电压供电,在50 MHz采样率下,ADC功耗为128 mW。     

用于12bit250MS/s流水线ADC的运算放大器设计

设计了一种应用于12 bit 250 MS/s采样频率的流水线模数转换器(ADC)的运算放大器电路.该电路采用全差分两级结构以达到足够的增益和信号摆幅;采用一种改进的频率米勒补偿方法实现次极点的“外推”,减小了第二级支路所需的电流,并达到了更大的单位增益带宽.该电路运用于一种12 bit 250 MS/s流水线ADC的各级余量增益放大器(MDAC),并采用0.18 μm 1P5M 1.8 V CMOS工艺实现.测试结果表明,该ADC电路在全速采样条件下对于20 MHz的输入信号得到的信噪比(SNR)为69.92 dB,无杂散动态范围(SFDR)为81.17 dB,整个ADC电路的功耗为320 mW.     

一个用于12位40-MS/s低功耗流水线ADC的MDAC电路设计

文中设计了一个用于12位40MHz采样率低功耗流水线ADC的MDAC电路.通过对运放的分时复用,使得一个电路模块实现了两级MDAC功能,达到降低整个ADC功耗的目的.通过对MDAC结构的改进,使得该模块可以达到12bit精度的要求.通过优化辅助运放的带宽,使得高增益运放能够快速稳定.本设计在TSMC0.35μmmixsignal3.3V工艺下实现,在40MHz采样频率下,以奈奎斯特采样频率满幅(Vpp=2V)信号输入,其SINAD为73dB,ENOB为11.90bit,SFDR为89dB.整个电路消耗的动态功耗为9mW.     

一种低功耗的13位100MS／s采样保持电路

采用TSMC0．18μm 1P6MCMOS工艺设计了一种高性能低功耗采样保持电路。该电路采用全差分折叠增益自举运算放大器和栅压自举开关实现。在3．3V电源电压下,该电路静态功耗仅为16．6mw。在100MHz采样频率时,输入信号在奈奎斯特频率下该电路能达到91dB的SFDR,其有效精度可以达到13位。     

一种12 bit 200 MS/s 低功耗 SAR-TDC ADC北大核心

为了满足低电压条件下高速高精度采样需求，设计了一种电压-时域两级混合结构流水线模数转换器(ADC)。该流水线ADC的第一级逐次逼近型(SAR) ADC将电压转换为8 bit数字，残差电压变换为时域延时信息后，第二级4.5 bit时间数字转换器(TDC)将延时转换，最终校准输出，实现12 bit精度转换。通过采用多电压供电、改进残差电压转移和放大器结构，以及优化时间判决器，提升了ADC的动态性能和采样速度，降低了采样功耗。该ADC基于40 nm CMOS工艺设计和仿真。采样率为200 MS/s时，功耗为9.5 mW,动态指标SNDR、SFDR分别达到68.4 dB、83.6 dB,优值为22 pJ·conv-1·step-1,能够满足低功耗高速采样的应用需求。     

基于过零检测的流水线型ADC的设计

该文对比传统基于运放结构的MDAC,介绍了基于过零检测电路ZCBC(zero-crossingbased circuit)的MDAC结构。该结构可以实现轨到轨的信号范围,更加适用于深亚微米下流水线型ADC的设计。并采用0.18μm CMOS工艺,设计了一款10bit 10MSPS 1.5bit/级的流水线型ADC。仿真结果表明:在采样频率为10MHz,输入信号频率为1MHz时,SFDR为66.39dB,ENOB为8.57bits,THD为-62.30dB,DNL为1.36LSB,INL为2.24LSB。     

12bit10MS/s流水线结构模数转换器

介绍了12 bit,10 MS/s流水线结构的模数转换器IP核设计。为了实现低功耗,在采样电容和运放逐级缩减的基础上,电路设计中还采用了没有传统前端采样保持放大器的第一级流水线结构,并且采用了运放共享技术。瞬态噪声的仿真结果表明,在10 MHz采样率和295 kHz输入信号频率下,由该方法设计的ADC可以达到92.56 dB的无杂散动态范围,72.97 dB的信号噪声失调比,相当于11.83个有效位数,并且在5 V供电电压下的功耗仅为44.5 mW。     

用于高速CIS的12-bit紧凑型多列共享并行pipeline-SAR ADC

设计了一款用于高速CMOS图像传感器的多列共享列并行流水线逐次逼近模数转换器。八列像素共享一路pipeline-SAR ADC,从而使得ADC的版图不再局限于二列像素的宽度,可以在16列像素宽度内实现。该模数转换器采用了异步控制逻辑电路来提高转换速度。半增益数模混合单元电路被用于对第一级子ADC的余差信号放大,同时被用于降低对增益数模混合单元电路中运放性能的要求。相关电平位移技术也被用于对余差信号进行更精确的放大。整个pipeline-SAR ADC第一级子ADC精度为6-bit,第二级子ADC为7-bit,两级之间存在1-bit冗余校准,最终实现12-bit精度。输入信号满幅电压为1 V。该8列共享并行处理的pipeline-SAR ADC在0.18 m 1P4M工艺下制造实现,芯片面积为0.204 mm2。仿真结果显示,在采样频率为8.33 Msps,输入信号频率为229.7 kHz时,该ADC的信噪失真比为72.6 dB;在采样频率为8.33 Msps,输入信号频率为4.16 MHz时,该ADC的信噪失真比为71.7 dB。该pipeline-SAR ADC的电源电压为1.8 V,功耗为4.95 mW,功耗品质因子（FoM）为172.5 fJ/conversion-step。由于像素尺寸只有7.5 m,工艺只有四层金属,因此这款12-bit多列共享列并行流水线逐次逼近模数转换器非常适用于高速CMOS图像传感器系统。     

65纳米工艺下低功耗高线性度音频ΣΔ模数转换器的研究与实现

本论文设计了一款适合音频应用的低功耗、高线性度ΣΔADC。此ADC包含了高性能2-1级联单比特量化ΣΔ调制器和采用ROM、RAM设计的低功耗,高面积利用率数字抽取滤波器。此款ADC芯片采用中芯国际65nm 1P8M混合信号CMOS制作工艺,核心面积为0.581平方毫米。测试结果表明,本文设计的ΣΔADC在22.05kHz的音频带宽内,采样频率为5MHz时最高信噪失真比可达90dB,动态范围为93dB,在1.2V供电电压下功耗为2.2mW,同时实现了高性能与低功耗。     

一种基于动态反相放大器的低功耗Σ-Δ ADC

设计了一种低功耗Σ-Δ ADC。该ADC采用三阶前馈1 bit的结构。为了降低功耗,开关电容积分器的OTA采用动态反相放大器,其具有低功耗、全动态工作、全差分的电路结构、稳定共模点无需CMFB等优点。在SMIC 0.18 μm CMOS工艺下的仿真结果表明,在20 kHz带宽内,4 MHz的采样时钟下,信噪失真比(SNDR)可以达到91.9 dB,动态范围(DR)达到101 dB,有效位数约为15 bit。在1.2 V电源电压下,整体功耗为78 μW。     

一种低功耗12位30 MHz流水线A/D转换器

设计了一种12位30 MHz 1.8 V流水线结构A/D转换器,该A/D转换器采用相邻级运算放大器共享技术和逐级电容缩减技术,其优点是可以大大减小芯片的功耗和面积.电路采用级联一个高性能前置采样保持单元和五个运放共享的1.5位/级MDAC,并采用栅压自举开关和动态比较器来降低功耗.结果显示,该ADC能够工作在欠采样情况下,有效输入带宽达到50 MHz.在输入频率达到奈奎斯特频率范围内,整个ADC的有效位数始终高于10.4位.电路使用TSMC 0.18 μm 1P6M CMOS工艺,在30 MHz全速采样频率下,电路功耗仅为68 mW.     

一种具有高线性度MOS采样开关的采样保持电路

通过采样保持电路中运放的复用,提出了一种具有高线性度MOS采样开关的模数转换器前端采样保持电路结构。这种结构可以显著降低采样开关导通电阻变化引入的非线性,从而在不增加开关面积和功耗的情况下,实现了高性能的采样保持电路。基于0.13?m的标准CMOS工艺,对提出的采样保持电路进行了仿真。在采样时钟频率为100MHz,输入信号频率1MHz时,仿真结果显示,无杂散动态范围(SFDR)达到了116.6dB,总谐波失真(THD)达到了112.7dB,信号谐波噪声比（SNDR）达到103.7dB,可以满足14比特流水线ADC对采样保持电路的要求。     

一种14 bit异步时序两级Pipelined-SAR模数转换器技术

设计了一种基于异步时序的两级Pipelined-SAR模数转换器。为实现时序灵活配置,采用一种基于边沿检测的自同步环路来产生频率和相位均可变的内部时钟；为降低整个ADC静态功耗,可调节延迟单元用于合理分配子ADC和增益级的工作时间；三级电荷泵用于设计增益级,从而降低设计难度并进一步降低功耗。最终,该14 bit异步时序ADC在0.18 μm CMOS工艺下设计并仿真。后仿真结果表明,在采样速率为10 kS/s时,该ADC的SNDR为83.5 dB,功耗为2.39 μW,FoM_s值为176.7 dB。     

一种用于直接射频采样ADC的多模式数字下变频器设计

为满足直接射频采样ADC对数字下变频器（DDC）抽取模式数量的需求,提出了一种多模式DDC设计。文章首先研究和分析了AD采样原理、DDC原理和高速高精度数控振荡器原理,建立了基于多模式抽取滤波器组的DDC模型,并进行了行为级仿真和分析,之后采用Verilog HDL完成了RTL设计与仿真,利用Synopsys数字后端工具链完成了基于28nm的版图设计与后仿。仿真显示,该设计可工作在1GHz时钟下,实现了14种模式,最低阻带衰减大于100dB,在抽取系数为2的条件下,-3dB带宽达到478.867MHz。包含ADC所需的其他数字电路的总面积为1300um * 1370um（DDC约占67%）,总仿真功耗为301.7mW。该设计具有抽取模式多、功耗低、消耗资源少的优点,能够满足直接射频采样ADC对多模式DDC的需求。     

一种单位增益带宽可调的全差分运算放大器

设计了一种应用于流水线ADC中的全差分增益提升运算放大器。该运放的单位增益带宽受ADC采样速率的控制而自动调节。优化了流水线ADC在不同采样速率下的功耗,提高了ADC的效率。电路采用Chartered 0.18 μm CMOS工艺进行设计,Spectre仿真结果表明,当负载为0.5 pF、采样率由10 MS/s变化到100 MS/s时,运放的单位增益带宽由117.6 MHz变为495.9 MHz,增益由115.2 dB下降到98.7 dB,相位裕度由78.0°下降到74.1°,运放增益和相位裕度随采样频率的提高略有减小。     

一种高速高线性度采样保持电路

采用SMIC 0.18 μm CMOS工艺,设计了一种应用于高速ADC的采样保持电路。运用大信号建模分析方法,针对采样保持电路中的缓冲器,引入一个PMOS管构成类Cascode结构,以消除二级效应对线性度的影响。同时,增加了一条低阈值NMOS管构成的电流通路来减小整个电路的寄生电容,进而提高缓冲器的线性度。仿真结果表明,该采样保持电路在1 GHz采样频率以内均可达到9位以上的有效位数。当采样频率为500 MHz时,该电路的SFDR为79.76 dB,ENOB为12.02 bit,THD为-85.33 dB,功耗约为26.8 mW。