两相邻耦合RC互连的串扰效应及其抑制

随着深亚微米设计的发展,互连线串扰变得更加严重.文中分析了深亚微米集成电路设计中对两相 邻耦合RC互连串扰的成因,论述了在设计中抑制串扰一般方法.     

深亚微米工艺下互连线串扰问题的研究与进展

集成电路工艺发展到深亚微米技术后,互连线串扰问题变得越来越严重,尤其在千兆赫兹的设计中,耦合电感的影响不能忽略.插入屏蔽的操作成为减小耦合电感噪声的有效方法.文中首先介绍共面、微带状线和带状线三种互连结构下的电感耦合特性,然后分别介绍了基于共面互连结构的用于计算互连线噪声的Keff模型和RLC精确噪声模型.实验表明两种模型都有很高的精确度,在解决互连线串扰的物理设计中有广泛的应用.     

深亚微米工艺下互连线串扰问题的研究与进展

集成电路工艺发展到深亚微米技术后,互连线串扰问题变得越来越严重,尤其在千兆赫兹的设计中,耦合电感的影响不能忽略.插入屏蔽的操作成为减小耦合电感噪声的有效方法.文中首先介绍共面、微带状线和带状线三种互连结构下的电感耦合特性,然后分别介绍了基于共面互连结构的用于计算互连线噪声的Keff模型和RL C精确噪声模型.实验表明两种模型都有很高的精确度,在解决互连线串扰的物理设计中有广泛的应用     

0.18 μm CMOS工艺下的互连线延迟和信号完整性分析

随着深亚微米工艺技术条件的应用和芯片工作频率的不断提高 ,芯片互连线越来越成为一个限制芯片性能提高和集成度提高的关键因素 :互连线延迟正逐渐超过器件延迟 ;互连线上信号传输时由于串扰引起的信号完整性问题已成为深亚微米集成电路设计所面临的一个关键问题。文中分析了芯片中器件和互连线的延迟趋势 ,模拟分析了 0 .1 8μm CMOS工艺条件下的信号完整性问题。     

IC中多余物缺陷对信号串扰的定量研究

该文研究了铜互连线中的多余物缺陷对两根相邻的互连线间信号的串扰,提出了互连线之间的多余物缺陷和互连线之间的互容、互感模型,用于定量的计算缺陷对串扰的影响。提出了把缺陷部分单独看作一段RLC电路模型,通过提出的模型研究了不同互连线参数条件下的信号串扰,主要研究了铜互连线的远端串扰和近端串扰,论文最后提出了一些改进串扰的建议。实验结果证明该文提出的信号串扰模型可用于实际的电路设计中,能够对设计人员设计满足串扰要求的电路提供指导。     

串扰噪声及串扰噪声模型的分析

随着集成电路设计到达深亚微米领域,互连线间的串扰噪声影响越来越大,日益成为与功耗、速度、面积等一样重要的影响因素,目前已发展出多个精确度和时间复杂度不同的串扰噪声模型.本文在对串扰噪声和现有串扰噪声模型深入理解的基础上,提出了三个新的串扰噪声模型,并将它们与现有的串扰噪声模型进行分析比较,指出它们各自的优缺点及适用范围,从而为选择高精确度、良好一致性、时间复杂度低的模型提供参考.     

超深亚微米层次互连特性及其布局布线优化(英文)

随着集成电路特征尺寸进入超深亚微米层次,互连线开始成为制约系统功能和可靠性的决定性因素。本文介绍了布局布线中的几种优化步骤:拥挤驱动布局、局部布局和搜索提炼、轨道分配和搜索修补。并结合Synopsys公司的超深亚微米布局布线系统APOLLO-Ⅱ有效地解决了互连线的串扰噪声和破坏问题。     

超深亚微米高速互连的信号串扰研究

探讨了超深亚微米设计中的高速互连线串扰产生机制,提出了一种描述高速互连串扰的电容、电感耦合模型,通过频域变换方法对模型的有效性进行了理论分析。针对0.18μm工艺条件提出了该模型的测试结构,进行了流片和测量。实测结果表明,该模型能够较好地表征超深亚微米电路的高速互连串扰效应,能够定量计算片上互连线间的耦合串扰,给出不同工艺的互连线长度的优化值。     

深亚微米集成电路设计中的互连线延迟问题

深亚微米集成电路的互连线延迟是设计中需十分重视并必须解决的问题。本文讨论了影响互连线延迟的因素并对深亚微米物理设计的关键步骤中如何考虑并解决互连线延迟问题进行叙述和讨论。     

集成电路互连线串扰的模型与分析

针对集成电路中互连线之间的串扰问题,建立了一个基于电阻和电容的串扰分析模型,给出了干扰信号为线性倾斜信号时串扰的时域响应公式,并得出了串扰峰值的估算公式,明确了干扰信号上升沿对串扰的影响。利用该公式,能对全局互连性能的影响做出正确的估计,在互连布局前预先进行路由规划和资源选择。     

深亚微米VLSI设计中的Crosstalk问题分析及消除

随着特征尺寸降低到0.18μm以下,crosstalk日渐成为影响芯片设计成功与否的关键问题。本文分析了的深亚微米VLSI设计中由耦合电容造成的信号间的crosstalk问题,给出了一种峰值噪声电压的估计模型,并结合“龙芯一号”的设计,讨论了利用EDA工具解决crosstalk问题的流程。     

一种有效的系统芯片串扰故障激励检测模型

目前的系统芯片(SOC)制造技术已经进入了深亚微米时代,由于系统芯片内部信号传输线发生串扰而导致系统功能失效的串扰故障问题不容忽视。文中在对系统芯片中信号传输线的串扰产生性质进行深入研究的基础上,提出一种简单有效的系统芯片串扰故障激励检测模型——基于搜索的MAF模型。对使用这种串扰故障激励模型的效率和已有的MAF模型进行了对比。结果显示在串扰较弱时,其所需的检测矢量数和已有的MAF模型相当;而在串扰较严重时,这种新的串扰故障激励检测模型只需较少的激励检测矢量即可以完成对所有串扰故障的激励检测。     

一种有效的片上系统串扰估计模型

目前,片上系统(SOC)的制造技术已经进入了深亚米时代,然而片上系统内部信号传输线发生串扰而导致系统功能失效的可能性却大大增加了.在这种情况下,对串扰进行估计就显得十分重要.本文针对已有Devgan串扰模型的不足,提出了一种简单有效的串扰估计模型,并对该模型的估计效果和HSPICE的仿真结果进行了比较.     

O/sup 2/ABA: a novel high-performance predictable circuit architecture for the deep submicron era

Current VLSI design techniques focus on four major goals: higher integration, faster speed, lower power, and shorter time-to-market. These goals have been accomplished mainly by deep submicron (DSM) technology along with voltage scaling. However, scaling down of feature size causes larger interwire capacitance which results in large crosstalk between interconnects. In this paper, we propose a novel predictable circuit architecture, named "optimized overlaying array-based architecture" (O/sup 2/ABA), especially suited for the deep submicron regime. O/sup 2/ABA achieves reduction in crosstalk by considering the current directions and by reducing interwire capacitance. The introduction of "unit cell" leads to regularity, which makes the performance predictable even before layout, and shortens design time. O/sup 2/ABA is compared with other design styles, such as custom design and standard cell approach, in terms of coupling capacitance, area, and delay.     

深亚微米IC物理设计流程中的串扰控制

信号完整性的设计收敛已经成为当前深亚微米集成电路物理设计流程中的关键问题。对信号完整性收敛产生不利影响的有三个因素：串扰、直流电压降和电迁移。其中影响最大的是串扰,串扰噪声会产生大量的时序违规、逻辑错误。主要关注基于串扰控制的物理设计方法,包括新的流程、各个设计阶段对串扰的分析及修正的方法,以达到快速的时序收敛。并且根据真实的设计实例,提出了几点有效的控制串扰的方法和对于信号完整性管理比较有价值的观点。     

基于超深亚微米IC设计的信号完整性研究

随着工艺尺寸的缩小，IC设计的两大趋势是设计更复杂和对产品的设计周期要求更苛刻。在超深亚微米IC设计中，设计的复杂性会导致SI(信号完整性)问题更加突出，从而会影响整个产品的设计周期。本文在此基础上提出了SI概念以及影响他的因素，并针对其两个主要影响因素crosstalk(串扰)和IR drop(IR压降)进行了分析讨论，并提出了解决的方案。     

Characterization of crosstalk noise in submicron CMOS integratedcircuits: an experimental view

A way to characterize the crosstalk noise susceptibility for integrated circuits fabrication technologies is presented. A comparison between 0.7- and 0.35-μm technologies shows the increasing importance of crosstalk noise and, therefore, the need to consider this effect at the design level in submicron integrated circuits. An approach to measure the internal crosstalk generated by long metal interconnects based on using an RS latch sensor is proposed. An implementation and experimental measurements for 0.7-μm technology are reported, confirming the very high noise peak values     

基于Hyper Lynx的高速PCB板级仿真

随着系统时钟频率大幅攀升,保证高速电路的正常工作成为设计的首要任务。PCB板作为信号载体,高速数字信号的完整传输是其设计的重要指标。文中从电磁场理论出发,分析串扰的成因和解决方案,并利用Hyperlynx 软件对某型PCB进行全局和串扰仿真验证。通过不同端接方案仿真对比,选择最佳方案将串扰减小到合理范围。     

基于Cadence的数据采集系统信号完整性仿真与优化

摘要: 本文主要介绍高速数据采集系统工作原理以及设计中存在的信号完整性问题,使用EDA工具Cadence设计数据采集的印制板。通过Cadence软件建立关键信号拓扑结构,进行串扰、布线等与信号质量相关的参数仿真, 从仿真波形中可以测量出与信号时序相关的参数,根据仿真结果对PCB板布线进行优化,总结出部分设计规则。