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基于130 nm部分耗尽绝缘体上硅(SOI) CMOS工艺,设计并开发了一款标准单元库.研究了单粒子效应并对标准单元库中存储单元电路进行了抗单粒子辐射的加固设计.提出了一种基于三模冗余(TMR)的改进的抗辐射加固技术,可以同时验证非加固与加固单元的翻转情况并定位翻转单元位置.对双互锁存储单元(DICE)加固、非加固存储单元电路进行了性能及抗辐射能力的测试对比.测试结果显示,应用DICE加固的存储单元电路在99.8 MeV ·cm2 ·mg_1的线性能量转移(LET)阈值下未发生翻转,非加固存储单元电路在37.6 MeV·cm2·mg_1和99.8 MeV·cm2·mg_1两个LET阈值下测试均发生了翻转,试验中两个版本的基本单元均未发生闩锁.结果证明,基于SOI CMOS工艺的抗辐射加固设计(RHBD)可以显著提升存储单元电路的抗单粒子翻转能力. 相似文献
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在SRAM加固设计中,存储单元的版图抗辐射设计起着重要的作用。基于分离位线的双互锁存储单元(DICE)结构,采用0.18μm体硅工艺,根据电路功能、结构和抗辐射性能,设计了一种新的NMOS隔离管的SRAM存储单元版图结构。根据分析结果,SRAM存储单元在确保存储单元功能的前提下,具备抗总剂量效应、抗单粒子翻转和抗单粒子闩锁效应,同时可实现单元面积的最优化。 相似文献
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对一种256 kb EEPROM电路AT28C256和一种256 kb SRAM电路HM62256开展了"强光一号"瞬时剂量率效应实验,测量了存储器的闩锁效应、翻转效应等。HM62256的翻转阈值为9.0×106 Gy(Si)/s,闩锁阈值高于5.4×107 Gy(Si)/s。AT28C256的闩锁阈值为2×107 Gy(Si)/s,存储单元翻转阈值高于3.0×108 Gy(Si)/s。对于SRAM,其翻转阈值远低于闩锁阈值;而对于EEPROM,在瞬时辐照下,闩锁阈值远低于存储单元的翻转阈值。基于两种存储器的数据存储原理,分析了SRAM和EEPROM瞬时剂量率效应差异的原因。 相似文献
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利用器件仿真工具TCAD,建立28 nm体硅工艺器件的三维模型,研究了粒子入射条件和器件间距等因素对28 nm体硅工艺器件单粒子效应电荷共享的影响规律。结果表明,粒子LET值增大、入射角度的增大、器件间距的减小和浅槽隔离(STI)深度的减少都会增加相邻器件的电荷收集,增强电荷共享效应,影响器件敏感节点产生的瞬态电流大小;SRAM单元内不同敏感节点的翻转阈值不同,粒子LET值和入射角度的改变会对SRAM单元的单粒子翻转造成影响;LET值和粒子入射位置变化时,多个SRAM单元发生的单粒子多位翻转的位数和位置也会变化。 相似文献
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提高静态随机存储器(SRAM)的抗单粒子能力是当前电子元器件抗辐射加固领域的研究重点之一。体硅CMOS SRAM不作电路设计加固则难以达到较好抗单粒子能力,作电路设计加固则要在芯片面积和功耗方面做出很大牺牲。为了研究绝缘体上硅(SOI)基SRAM芯片的抗单粒子翻转能力,突破了SOI CMOS加固工艺和128kb SRAM电路设计等关键技术,研制成功国产128kb SOI SRAM芯片。对电路样品的抗单粒子摸底实验表明,其抗单粒子翻转线性传输能量阈值大于61.8MeV/(mg/cm^2),优于未做加固设计的体硅CMOS SRAM。结论表明,基于SOI技术,仅需进行器件结构和存储单元的适当考虑,即可达到较好的抗单粒子翻转能力。 相似文献
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The degradation of SRAM bit-cells designed in a 65 nm bulk CMOS technology in a Sun-Synchronous Low Earth Orbit (LEO) ionizing radiation environment is analyzed. We propose an inflight SEU rate estimation approach based on a modeled heavy ion cross section as opposed to the standard experimental characterization. Effects of irradiation with estimated LET spectrum in SRAM bit cell, i.e. the location of sensitive regions, its tendency to cause upset, magnitude and duration of transient current as well as voltage pulses were determined. It was found with SEU map that 65 nm SRAM bit-cell can flip even if high LET particle strikes in close proximity of bit-cell outside the SRAM bit-cell area. The SEU sensitive parameters required to predict SEU rate of on-board target device, i.e., 65 nm SRAM were calculated with typical aluminum spot shielding using fully physical mechanism simulation. In order to characterize the robustness of scaled CMOS devices, state of the art simulation tools such as Visual TCAD/Genius, GSEAT/Visual Particle, runSEU, were utilized whereas LEO radiation environment assessment, upset rate prediction was accomplished with the help of OMERE-TRAD software. 相似文献
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V. Zajic K. Kloesel D. Ngo P. M. Kibuule A. Oladipupo T. N. Fogarty R. A. Kohler E. G. Stassinopulos 《Journal of Electronic Materials》1990,19(7):689-697
Radiation hardened 16K and 64K CMOS SRAMs were tested at the Brookhaven SEU Test Facility. No failures of 16K SRAMs were observed
at room temperature with any value of the feedback resistors. SEU cross section measured at elevated temperatures was a function
of reduced feedback resistance. A difference was observed in critical LET forBr andAu ions. SEU cross section decreased at very high angles of incidence. After initial SEU testing, the 64K SRAM was degraded
by proton total dose irradiation. An increase in the SEU cross section as well as imprinting of the memory pattern was observed.
Test chips fabricated by the same technology were also submitted to proton radiation. Threshold voltage shift was measured
for NMOS transistors with and without inversion bias. An increase in the density of interface states for both NMOS and PMOS
transistors was measured by the charge-pumping technique.
This research has been supported by the NASA grants NAG-5-929 and NAG-9-333. 相似文献
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为了减轻辐射环境中静态随机存储器(SRAM)受单粒子翻转(SEU)的影响以及解决低功耗和稳定性的问题,采用TSMC 90nm工艺,设计了一款可应用于辐射环境中的超低功耗容错静态随机存储器。该SRAM基于双互锁存储单元(DICE)结构,以同步逻辑实现并具有1KB(1K×8b)的容量,每根位线上有128个标准存储单元,同时具有抗SEU特性,提高并保持了SRAM在亚阈值状态下的低功耗以及工作的稳定性。介绍了这种SRAM存储单元的电路设计及其功能仿真,当电源电压VDD为0.3V时,该SRAM工作频率最大可达到2.7MHz,此时功耗仅为0.35μW;而当VDD为1V时,最大工作频率为58.2MHz,功耗为83.22μW。 相似文献
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基于激光背部辐照方法的小尺寸器件的单粒子效应特性 总被引:1,自引:1,他引:0
本文基于脉冲激光背部辐照试验方法,测试了小尺寸器件的单粒子翻转与闩锁特性,以克服高集成度器件日益增加的金属布线层对激光试验的影响。研究了SRAM器件存储的数据类型对器件单粒子翻转阈值与截面的影响特性。试验测试了深亚微米器件微闩锁效应的电流变化特征。建立了一种激光能量与重离子LET值对应关系的经验公式,用于评估小尺寸器件的等效激光LET值。此外,利用激光背部辐照试验方法,初步试验研究了90nmSOI工艺PowerPC微处理器的单粒子翻转特性。 相似文献
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A novel 8T single-event-upset(SEU) hardened and high static noise margin(SNM) SRAM cell is proposed. By adding one transistor paralleled with each access transistor,the drive capability of pull-up PMOS is greater than that of the conventional cell and the read access transistors are weaker than that of the conventional cell.So the hold,read SNM and critical charge increase greatly.The simulation results show that the critical charge is almost three times larger than that of the conventional 6T cell by appropriately sizing the pull-up transistors.The hold and read SNM of the new cell increase by 72%and 141.7%,respectively,compared to the 6T design,but it has a 54%area overhead and read performance penalty.According to these features,this novel cell suits high reliability applications,such as aerospace and military. 相似文献
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对0.13μm部分耗尽SOI工艺的抗辐射特性进行了研究.首先通过三维仿真研究了单粒子事件中的器件敏感区域,随后通过实验分析了器件的总剂量效应.三维仿真研究了离子入射位置不同时SOI NMOS器件的寄生双极效应和电荷收集现象,结果表明,离子入射在晶体管的体区和漏区时,均可以引起较大水平的电荷收集.对SRAM单元的单粒子翻转效应(SEU)进行了仿真,结果表明,体区和反偏的漏区都是翻转的敏感区域.通过辐照实验分析了器件的总剂量效应,在该工艺下对于隐埋氧化层,关断状态是比传输门状态更劣的辐射偏置条件. 相似文献
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通过研究半导体器件单粒子翻转的物理机制,利用Synopsys TCAD工具对基于中国科学院微电子所开发的0.35μm部分耗尽SOI器件进行单粒子翻转的模拟,讨论了器件模拟物理模型的选择,验证了理论分析的正确性,并对重离子撞击引起的瞬态电流过程进行分析.分析表明单粒子翻转存在两个放电阶段,第一阶段过量电子漂移扩散电流组成激增电流部分;第二阶段部分耗尽SOI器件寄生三极管放电机制以及过量空穴放电机制引起的缓慢电流放电"尾部".结合激增电流的物理意义,提出合理的数学模型,推导出描述此电流的一维解析解;对于缓慢衰减的"尾部"电流,提出子电路模型,并基于SPICE三极管模型进行参数提取,着重讨论了单粒子翻转的敏感参数.最后给出了以反相器为例的SPICE模拟与TCAD模拟在瞬态电流,输出节点电荷收集,LET阈值的对比结果,验证了SPICE模型的合理性和精确性. 相似文献